JPH04236643A - メモリ予測アクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置機器等で一
般的に用いられるメモリ機構のアクセス方式に関し、特
に、ランダムにアドレスを指定してアクセスするメモリ
について連続するリクエスト間の指定アドレスの相関関
係を利用して後方リクエストの指定するアドレスを予測
することによりメモリアクセスの効率化を図るメモリ予
測アクセス方式に関する。

【０００２】

【従来の技術】従来、ランダムにアドレスを指定してア
クセスを行なうメモリアクセス方式に於いては、メモリ
読み出し時には、リクエスト元がメモリに対してアドレ
ス及びその他の必要なリクエスト情報を送ってメモリか
らの読み出しを行ない、読み出しデータが確定し、これ
らがリクエスト元に返却されて初めてリクエスト元は次
のメモリアクセスを起動することができた。

【０００３】図６は従来例のブロック図であり、リクエ
スト元３００がメモリ３３０をアクセスする装置を示し
たものである。

【０００４】リクエスト元３００はライト時、線３０２
よりリクエストアドレスを、線３０３よりライト指定値
として“１”を、線３０４より当該ライトデータを送出
する。また、リクエスト元３００はリード時、線３０２
よりリクエストアドレスを、線３０３よりライト指定値
として“０”を送出し、線３５１より当該リードデータ
を受け取る。

【０００５】ライト指定フラグ３２０は１ビットのレジ
スタで構成され、線３０３からライト指定値を受け、線
３２１に中継している。ライトデータレジスタ３２５は
線３０４からライトデータを受け、線３２６に中継して
いる。

【０００６】メモリユニット３１０はメモリ３３０，ア
ドレスレジスタ３４５，リードデータレジスタ３５０を
含んでいる。メモリ３３０は線３４６でアドレスを、線
３２１でリード／ライトを指定され、リード時には指定
されたアドレスから読み出しを行なって線３３１にリー
ドデータを出力し、ライト時には線３２６から受けたラ
イトデータを指定されたアドレスに書き込む。アドレス
レジスタ３４５は線３０２からのリクエストアドレスを
受けて保持し、線３４６を介してメモリ３３０に対して
アドレスを指定している。リードデータレジスタ３５０
は線３３１からのリードデータを受け、線３５１に中継
している。尚、各レジスタ３２０，３２５，３４５，３
５０は各タイミングを指定する単相のクロックに同期し
て動作するものである。

【０００７】次に図６に示した従来例の動作を説明する
。今、例えば、リクエスト元３００が図７に示すように
、アドレスＡへのリードアクセス，アドレスＡ＋１への
リードアクセス，アドレスＡ＋２へのリードアクセス，
アドレスＢへのライトアクセス，アドレスＡ＋４へのラ
イトアクセス，アドレスＣへのリードアクセスを順次行
なったとする。この時、実行されることになるアクセス
のアドレス，リード／ライト，アクセス順は図８に示す
ものとなる。

【０００８】この一連のアクセスが実行された場合、図
６の各部は図９のタイミングチャートに示すように動作
する。即ち、タイミングｔ０に於いてはリクエスト元３
００から線３０２にアドレスＡが、線３０３にライト指
定値として“０”が送出され、タイミングｔ１に於いて
はライト指定フラグ３２０に“０”が、アドレスレジス
タ３４５にアドレスＡが保持され、タイミングｔ２に於
いてはリードデータレジスタ３５０にリードデータ（Ａ
）が保持され、リクエスト元３００に線３５１を介して
リードデータ（Ａ）が取り込まれる。続く、タイミング
ｔ３に於いてはリクエスト元３００は線３０２にアドレ
スＡ＋１を、線３０３にライト指定値として“０”を送
出する。タイミングｔ４に於いてはライト指定フラグ３
２０に“０”が、アドレスレジスタ３４５にアドレスＡ
＋１が保持され、タイミングｔ５に於いてはリードデー
タレジスタ３５０にリードデータ（Ａ＋１）が保持され
、保持されたリードデータ（Ａ＋１）がリクエスト元３
００に取り込まれる。タイミングｔ７に於いてはリクエ
スト元３００から線３０２にアドレスＡ＋２が、線３０
３にライト指定値として“０”が送出され、タイミング
ｔ８に於いてはライト指定フラグ３２０に“０”が、ア
ドレスレジスタ３４５にアドレスＡ＋２が保持され、タ
イミングｔ９に於いてはリードデータレジスタ３５０に
データ（Ａ＋２）が保持され、保持されたリードデータ
（Ａ＋２）がリクエスト元３００に取り込まれる。

【０００９】タイミングｔ１０に於いてはリクエスト元
３００は線３０２にアドレスＢを、線３０３にライト指
定値として“１”を、線３０４にライトデータＷ（Ｂ）
を送出し、ライト指定フラグ３２０に“１”を、アドレ
スレジスタ３４５にアドレスＢを、ライトデータレジス
タ３２５にライトデータＷ（Ｂ）を保持させる。タイミ
ングｔ１１に於いては、メモリ３３０のアドレスＢへの
ライトデータＷ（Ｂ）の書き込みが行なわれると共に、
リクエスト元３００から線３０２にアドレスＡ＋４が、
線３０３にライト指定値として“１”が、線３０４にラ
イトデータＷ（Ａ＋４）が送出され、ライト指定フラグ
３２０に“１”が、アドレスレジスタ３４５にアドレス
Ａ＋４が、ライトデータレジスタ３２５にライトデータ
Ｗ（Ａ＋４）が保持される。タイミングｔ１２に於いて
は、メモリ３３０のアドレスＡ＋４へのライトデータＷ
（Ａ＋４）の書き込みが行なわれると共に、リクエスト
元３００から線３０２にアドレスＣが、線３０３にライ
ト指定値として“０”が送出される。続くタイミングｔ
１３ではライト指定フラグ３２０に“０”が、アドレス
レジスタ３４５にアドレスＣが保持され、次のタイミン
グｔ１４でリードデータレジスタ３５０にリードデータ
（Ｃ）が保持され、リクエスト元３００は線３５１より
リードデータ（Ｃ）を取り込む。ここで、リクエスト元
３００はライトアクセス時には次のアクセスを直ちに開
始できるが、リードアクセス時にはリードデータが返る
まで、次のアクセスを開始できない点に着目する必要が
ある。以上が従来例の動作説明である。

【００１０】

【発明が解決しようとする課題】上述した従来例は、ラ
ンダムにアドレスを指定してアクセスを行なう機能を実
現するため、アクセス毎にリクエスト元から供給される
メモリアドレスを適当な経路で中継してメモリアドレス
指定に用いる方式を採っている。一方、実際のメモリア
クセスはキャッシュメモリ方式の普及、各種ＤＭＡ転送
，各種ブロック転送等により連続したアドレスを順番に
読み出す形式のアクセスが非常に高い頻度で生じており
、後続のリクエストアドレスが先行のリクエストアドレ
スの次のアドレスになる相関関係は非常に強く、その意
味で次のアドレスを高い確率で予測可能といえよう。 しかし、上述した従来方式では、次のアドレスを非常に
高い確率で予測できるにもかかわらず、如何なるアドレ
ス指定にも対処しなければならない必要性から、如何な
る場合に於いてもリクエストアドレスの到着を待ってか
らそのリクエストアドレスを用いてメモリアクセスを開
始していた。ここで、従来例にも示したように、通常リ
クエスト元がリクエストアドレスを送出し、次のリクエ
スト処理に移行するのは、早くてもリードデータを受け
取ってからというのが一般的で、これを考え合わせると
、メモリのアクセス動作は図９のタイミングチャートに
示したように常に離散的になってしまい、アクセス速度
を高速化することが難しいという問題があった。また、
このような問題点に対処するため、単純に高速のメモリ
素子でメモリ部を構成して強引に高速化を図ったり、キ
ャッシュメモリ方式を採用するということが従来より行
なわれている。しかしながら、これらの方法に於いては
、そのハードウェアが非常に高価であったり、大量の付
加機構を必要としたり、制御が非常に難解であったりす
るという新たな問題に直面する。

【００１１】本発明の目的は簡単，安価なハードウェア
構成でアクセス速度を高速化できるようにすることにあ
る。

【００１２】

【課題を解決するための手段】本発明は上記目的を達成
するため、ランダムにメモリのアドレスを指定してアク
セスを行なう形式のメモリ装置に於いて、リクエスト元
からのメモリアドレスを保持する機能と該保持したメモ
リアドレスをインクリメントする機能とを備えたアドレ
ス保持手段と、該アドレス保持手段に保持されているメ
モリアドレスによって読み出された前記メモリの内容を
保持するリードデータ保持手段と、前記リクエスト元か
らのメモリアドレスと前記アドレス保持手段のメモリア
ドレスとを比較する比較手段とを含み、リードアクセス
時、前記比較手段が前記アドレス保持手段に保持されて
いるメモリアドレスが前記リクエスト元からのリードア
ドレスの次のメモリアドレスであることを示すヒット報
告を出力した場合は前記リクエスト元に前記リードデー
タ保持手段に保持されているデータを取り込ませ、更に
、前記リードデータ保持手段に前記アドレス保持手段が
保持しているメモリアドレスが示すデータを取り込ませ
、その後、前記アドレス保持手段が保持しているメモリ
アドレスをインクリメントし、前記比較手段が前記アド
レス保持手段に保持されているメモリアドレスが前記リ
クエスト元からのリードアドレスの次のメモリアドレス
でないことを示すミスヒット報告を出力した場合は前記
アドレス保持手段に前記リクエスト元からのメモリアド
レスを取り込ませ、更に、前記リードデータ保持手段に
前記アドレス保持手段が保持しているメモリアドレスが
示すデータを取り込ませ、その後、前記アドレス保持手
段が保持しているメモリアドレスをインクリメントする
ようにしたものである。また、本発明は、ライトアクセ
ス時、前記リクエスト元からのアドレスを前記アドレス
保持手段に取り込ませ、該アドレス保持手段が取り込ん
だアドレスに従って前記メモリへの書き込みを行なうよ
うにしたものである。また、更に、本発明はブロック読
み出しを高速化するため、前記アドレス保持手段は上位
部分と下位部分とから構成され、インクリメント時には
該下位部分のみを歩進し、前記比較手段は前記アドレス
保持手段に保持されているアドレスが前記リクエスト元
からのアドレスの前記下位部分に相当する部分を歩進さ
せた結果と一致する場合はヒット報告を出力し、不一致
の場合はミスヒット報告を出力するようにしたものであ
る。

【００１３】

【作用】リードアクセス時、比較手段がアドレス保持手
段に保持されているメモリアドレスがリクエスト元から
のリードアドレスの次のアドレスであることを示すヒッ
ト報告を出力している場合はリクエスト元にリードデー
タ保持手段が保持しているデータを取り込ませ、更に、
リードデータ保持手段にアドレス保持手段が保持してい
るメモリアドレスが示すデータを取り込ませ、その後、
アドレス保持手段の内容をインクリメントする。従って
、次のリードアクセスに於いて、前回アクセスしたメモ
リアドレスの次のアドレスがアクセスされた場合は、既
にリードデータ保持手段に今回アクセスするリードデー
タが保持されていることになるので、アクセスを高速化
することができる。また、ライトアクセス時にはリクエ
スト元からのアドレスをアドレス保持手段に取り込ませ
、アドレス保持手段が取り込んだアドレスに基づいてメ
モリへの書き込みを行なう。アドレス保持手段は上位部
分と下位部分とから構成され、インクリメント時には下
位部分のみが歩進される。従って、アドレス保持手段に
或るブロックの末尾のアドレスが保持されている時にイ
ンクリメントが行なわれると、アドレス保持手段は上記
或るブロックの先頭のアドレスを示すものとなる。また
、比較手段はアドレス保持手段に保持されているアドレ
スがリクエスト元からのアドレスの下位部分に相当する
部分を歩進させた結果と一致する場合はヒット報告を出
力し、不一致の場合はミスヒット報告を出力する。従っ
て、上記或るブロックの末尾のアドレスの次に上記或る
ブロックの先頭のアドレスをリードアクセスする場合も
、リードデータ保持手段にはブロックの末尾のアドレス
に対するアクセスが完了した時点で上記或るブロックの
先頭のアドレスのデータが保持されていることになるの
で、連続するアドレスをアクセスする場合と同様にアク
セスを高速化することができる。

【００１４】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。図１は本発明の一実施例のブロック図
であり、リクエスト元１００がメモリ１３０をアクセス
する装置の構成を示したものである。

【００１５】リクエスト元１００はメモリアクセス開始
時、線１０１よりアクセス開始指定値として“１”を出
力する。ライト時には、更に、線１０２よりリクエスト
アドレスを、線１０３よりライト指定値として“１”を
、線１０４より当該ライトデータを送出する。リード時
には、更に、線１０２よりリクエストアドレスを、線１
０３よりライト指定値として“０”を送出し、その後、
線１６１からヒット報告を受けたら、線１５１より当該
リードデータを受取る。また、アクセス開始時でない場
合は、線１０１よりアクセス開始指定値として“０”を
送出すると共に、線１０２よりライト指定値として“０
”を送出する。

【００１６】ライト指定フラグ１２０は１ビットのレジ
スタから構成され、線１０３からのライト指定値を受け
、線１２１に中継する。ライトデータレジスタ１２５は
線１０４からライトデータを受け、線１２６に中継する
。尚、ライト指定フラグ１２０，ライトデータレジスタ
１２５はタイミング調整用のレジスタである。

【００１７】メモリユニット１１０はメモリ１３０，ア
ドレスレジスタ部１４０，リードデータレジスタ１５０
，比較器１６０，ライト指定履歴フラグ１７０，論理和
ゲート１８０を含んでいる。

【００１８】メモリ１３０は線１４６からアドレスを、
線１２１からライト，リードの指定を受け、リード時に
は指定されたアドレスから読み出しを行なって線１３１
にリードデータを出力し、ライト時には線１２６から受
けたライトデータを指定されたアドレスに書き込む。

【００１９】アドレスレジスタ部１４０は内部に線１４
６を介してメモリ１３０に対して指定するアドレスを保
持するアドレスレジスタ１４５を有している。そして、
線１０１からアクセス開始指示を受けた時点（アクセス
開始指定値が“１”になった時点）で、線１０３からラ
イト指定値として“１”を受けている場合または線１６
１からミスヒット報告を受けている場合には線１０２か
らアドレスレジスタ１４５にリクエストアドレスを取り
込ませ、線１６１からヒット報告を受けている場合はア
ドレスレジスタ１４５をインクリメントする。また、線
１０１からアクセス開始指示を受けた時点で、線１０３
からライト指定値として“１”を受けておらず、線１６
１からのミスヒット報告に起因してアドレスレジスタ１
４５に線１０２からのリクエストアドレスを取り込ませ
た場合は、そのタイミングで線１４７よりアドレス再格
納報告として“１”を出力し、次のタイミングで当該ア
ドレスレジスタ１４５をインクリメントする。

【００２０】リードデータレジスタ１５０は線１８１か
らのメモリ読み出し指示によりストローブされ、線１３
１からのリードデータを線１５１に中継する。比較器１
６０は線１４６上のメモリアドレスと線１０２上のメモ
リアドレスとの比較を行ない、線１４６上のメモリアド
レスが線１０２上のメモリアドレスの次のメモリアドレ
スとなっていることに関し、肯定的な結果を検出した場
合はヒット報告の値“１”を、否定的な結果を検出した
場合はヒット報告の値“０”を、ヒット情報として線１
６１に出力する。但し、線１７１からイネーブル情報と
して“１”が入力されていない場合は必ずヒット情報と
して値“０”即ちミスヒット報告を出力する。ライト指
定履歴フラグ１７０は１ビットのレジスタで構成され、
線１８１からのメモリ読み出し指示によりストローブさ
れて線１２１からライト指定を受け、この極性を反転さ
せた値を線１７１に出力する。論理和ゲート１８０は線
１４７からのアドレス再格納報告か、線１０１からのア
クセス開始指定の何れかが有効化した場合に線１８１よ
りメモリ読み出し指示を出力する。従って、アドレスレ
ジスタ１４５に保持されているアドレスが、リードデー
タレジスタ１５０に保持されているデータが格納されて
いたアドレスの次のアドレスである場合、ライト指定履
歴フラグ１７０の出力はイネーブルとなる。尚、各レジ
スタ１２０，１２５，１４５，１５０，１７０はタイミ
ングを指定する単相のクロックに同期して動作する。

【００２１】次に本実施例の動作を説明する。ここでは
、前述した従来例との比較のため、リクエスト元１００
が図７に示すアクセスを順次行なった場合の動作を説明
する。この時、実行されることになるアクセスのアドレ
ス，リード／ライト，アクセス順が図８に示すものとな
るのは、前述の通りである。

【００２２】この一連のアクセスが実行された場合には
図１の各部は図２のタイミングチャートに示す動作を行
なう。尚、図２のタイミングチャートは説明を判り易く
するため、上記した一連のアクセス実行の開始時点に於
いては、ライト指定フラグ１２０には“０”が保持され
、線１４７にもアドレス再格納報告はないものとし、ア
ドレスレジスタ１４５，リードデータレジスタ１５０及
びライト指定履歴フラグ１７０は、前アクセスがアドレ
スＡ−１からの読み出しで、これを完了した時点での値
を引き継ぎ、それぞれアドレスＡ＋１，アドレスＡから
読み出したデータ（Ａ）及び“０”を保持しているもの
とする。

【００２３】先ず、リクエスト元１００がタイミングｔ
０でアドレスＡからの読み出しを開始し、アクセス開始
指定値，リクエストアドレス値及びライト指定値として
線１０１，１０２，１０３にそれぞれ“１”，アドレス
Ａ及び“０”を出力する。これを受けて、比較器１６０
は線１４６上のアドレスレジスタ１４５が保持している
アドレスと線１０２からのリクエストアドレスとの比較
を行なう。この場合、線１４６，１０２上のアドレスは
それぞれＡ＋１，Ａで、線１４６上のアドレスが線１０
２上のアドレスの次のアドレスになっており、また、ラ
イト指定履歴フラグ１７０の出力であるイネーブル情報
も“１”を示しているので、比較器１６０はヒット報告
を線１６１に出力する。線１６１にヒット報告が出力さ
れることにより、リクエスト元１００はリードデータレ
ジスタ１５０に保持されているデータがメモリ１３０の
アドレスＡから読み出されたデータであることを検出す
る。

【００２４】タイミングｔ０からタイミングｔ１への変
化時、単相のクロックに同期して、リクエスト元１００
は線１５１から所望のリードデータ（Ａ）を取込み、リ
ードデータレジスタ１５０は線１８１にメモリ読み出し
指示が出力されていることから、それまでメモリ１３０
のアドレスＡ＋１から読み出されていたリードデータ（
Ａ＋１）を取込み、ライト指定履歴フラグ１７０は線１
８１にメモリ読み出し指示が出力されていることからそ
れまでメモリ１３０に対してリードを指定していた線１
２１上の値“０”を取り込み、ライト指定フラグ１２０
は線１０３上のライト指定値“０”を取り込み、アドレ
スレジスタ部１４０は線１６１にヒット報告が出力され
ていることからアドレスレジスタ１４５の内容をインク
リメントしてＡ＋２にする。

【００２５】タイミングｔ１に於いては、リクエスト元
１００は次のアクセスとしてのアドレスＡ＋１からの読
み出しを開始し、アクセス開始指定値，リクエストアド
レス及びライト指定値として線１０１，１０２及び１０
３にそれぞれ“１”，アドレスＡ＋１及び“０”を出力
する。これにより、タイミングｔ０と同様な、比較器１
６０による比較が行なわれ、比較結果がリクエスト元１
００へ線１６１により報告される。リクエスト元１００
は線１６１からの報告に基づいてリードデータレジスタ
１５０に保持されている内容がメモリ１３０のアドレス
Ａ＋１から読み出されたデータであるか否かの検出を行
なうが、ここでもやはり肯定的な結果を検出する。

【００２６】タイミングｔ１からタイミングｔ２への変
化時、単相のクロックに同期して、リクエスト元１００
はタイミングｔ１に於いて開始されたアクセスに対する
リードデータ（Ａ＋１）を取り込み、リードデータレジ
スタ１５０は線１８１にメモリ読み出し指示が出力され
ていることからそれまでメモリ１３０のアドレスＡ＋２
から読み出されていたリードデータ（Ａ＋２）を取り込
み、ライト指定履歴フラグ１７０は線１８１にメモリ読
み出し指示が出力されていることからそれまでメモリ１
３０に対してリードを指定していた線１２１上の値“０
”を取り込み、ライト指定フラグ１２０は線１０３上の
ライト指定値“０”を取り込み、アドレスレジスタ部１
４０は線１６１にヒット報告が出力されていることから
アドレスレジスタ１４５の内容をインクリメントしてＡ
＋３にする。

【００２７】次のタイミングｔ２に於いてはアクセスを
行なわないので、リクエスト元１００は線１０１にアク
セス開始指定値として“０”を、線１０３にライト指定
値として“０”を送出する。

【００２８】タイミングｔ２からタイミングｔ３への変
化時は、アクセス開始指定値が“０”であることから、
アドレスレジスタ１４５の内容，リードデータレジスタ
１５０の内容は変化しない。

【００２９】また、タイミングｔ３に於いてはタイミン
グｔ０，ｔ１と同様の動作が行なわれる。

【００３０】タイミングｔ３からタイミングｔ４への変
化時に於いては、タイミングｔ０からタイミングｔ１へ
の変化時と同様の動作が行なわれる。

【００３１】タイミングｔ４に於いてはアドレスＢに対
する書き込みが開始され、リクエスト元１００がアクセ
ス開始指定値，リクエストアドレス値，ライト指定値及
びライトデータ値として線１０１，１０２，１０３及び
１０４へ“１”，Ｂ，“１”，Ｗ（Ｂ）を出力する。

【００３２】タイミングｔ４からタイミングｔ５への変
化時、アドレスレジスタ部１４０は線１０３からのライ
ト指定値が“１”であるので、アドレスレジスタ１４５
に線１０２からのアドレスＢを取り込ませる。また、こ
れと同時に、ライト指定フラグ１２０，ライトデータレ
ジスタ１２５及びライト指定履歴フラグ１７０には、そ
れぞれ線１０３からのライト指定値“１”，線１０４か
らのライトデータＷ（Ｂ）及びそれまでライト指定フラ
グ１２０が保持していたライト指定値“０”が格納され
る。

【００３３】次のタイミングｔ５に於いてはリクエスト
元１００はメモリ１３０のアドレスＢに対する書き込み
が行なわれている間に、次のアクセスであるアドレスＡ
＋４に対する書き込みを開始する。即ち、リクエスト元
１００はアクセス開始指定値，リクエストアドレス，ラ
イト指定値及びライトデータとして線１０１，１０２，
１０３及び１０４へ“１”，Ａ＋４，“１”，Ｗ（Ａ＋
４）を出力する。

【００３４】タイミングｔ５からタイミングｔ６への変
化時、線１０３からのライト指定値が“１”であるので
、アドレスレジスタ部１４０はアドレスレジスタ１４５
に線１０２からのアドレスＡ＋４を取り込ませる。また
、これと同時に、ライト指定フラグ１２０，ライトデー
タレジスタ１２５及びライト指定履歴フラグ１７０には
、それぞれ線１０３からのライト指定値，線１０４から
のライトデータＷ（Ａ＋４）及びそれまでライト指定フ
ラグ１２０に保持されていたライト指定値“１”が格納
される。また、リードデータレジスタ１５０にも或るデ
ータが取り込まれる。

【００３５】タイミングｔ６に於いては、リクエスト元
１００がアドレスＣからの読み出しを開始し、タイミン
グｔ０，ｔ１，ｔ３と同様にアクセス開始指定値，リー
ドアドレス及びライト指定値として線１０１，１０２及
び１０３にそれぞれ“１”，Ｃ及び“０”を出力する。 比較器１６０は線１７１からイネーブル情報が加えられ
ていないので、ミスヒット報告を線１６１に出力する。 この時点でリクエスト元１００は線１６１からのミスヒ
ット報告により、リードデータレジスタ１５０に保持さ
れているデータ（タイミングｔ５からタイミングｔ６へ
の変化時に取り込まれたデータ）がメモリ１３０のアド
レスＣから読み出されたデータでないことを検出すると
、リードデータの取り込みは行なわず、線１６１からヒ
ット報告が返されるまで、線１０２及び線１０３にリク
エストアドレス値Ｃ及びライト指定値“０”を出力した
状態で待ち状態になる。

【００３６】タイミングｔ６からタイミングｔ７への変
化時に於いては、アドレスレジスタ部１４０は線１６１
からミスヒット報告を受けているので、線１０２からの
リクエストアドレス値Ｃを単相のクロックに同期してア
ドレスレジスタ１４５に取り込ませる。このリクエスト
アドレス値Ｃの取り込みはミスヒット報告に起因するも
のであるので、アドレスレジスタ部１４０はそのタイミ
ングｔ７で線１４７よりアドレス再格納報告として“１
”を出力し、次のタイミングｔ８で当該アドレスレジス
タ１４５をインクリメントするよう動作する。

【００３７】タイミングｔ７に於いては、リクエスト元
１００は線１６１からヒット報告が返らないため、待ち
状態を続行する。即ち、リクエスト元１００はアクセス
開始指定値，リクエストアドレス値及びライト指定値と
して線１０１，１０２及び１０３へ“０”，Ｃ，“０”
を送出する。尚、この時、ライト指定履歴フラグ１７０
の出力は“０”であり、比較器１６０はミスヒット報告
を出力するので、リクエスト元１００はリードデータレ
ジスタ１５０に格納されているデータは無効であると判
断し、それを取り込むことはない。

【００３８】タイミングｔ７からタイミングｔ８への変
化点では、アドレスレジスタ部１４０は前タイミングか
ら引き継いだ一連の手順として前述の通りアドレスレジ
スタ１４５をインクリメントするよう動作する。また、
アドレスレジスタ部１４０から線１４７へ出力されてい
るアドレス再格納報告が“１”となっていることにより
論理和ゲート１８０から出力されているメモリ読み出し
指示によってリードデータレジスタ１５０及びライト指
定履歴フラグ１７０はストローブされ、線１３１に読み
出されていたアドレスＣからのリードデータ（Ｃ）及び
線１２１に出力されていたライト指定値“０”を取り込
む。

【００３９】次のタイミングｔ８に於いては、リクエス
ト元１００はタイミングｔ７と同様にアクセス開始指定
値，リクエストアドレス及びライト指定値として線１０
１，１０２及び１０３にそれぞれ“０”，Ｃ，“０”を
出力する。この状態はタイミングｔ０，ｔ１，ｔ３での
状態と同様の状態であり、比較器１６０による比較以下
同様の動作が行なわれる。後は、タイミングｔ８からタ
イミングｔ９への変化時にリクエスト元１００がリード
データレジスタ１５０に保持されている内容を取り込め
ば、図７に示した一連のアクセスが完了する。

【００４０】次に図１，図３〜図５を参照して本発明の
他の実施例を説明する。図３は本実施例を実施する際に
使用するアドレスレジスタ１４５の構成例を示すブロッ
ク図、図４は本実施例を実施する際に使用する比較器１
６０の構成例を示すブロック図、図５は本実施例の動作
説明図である。

【００４１】本実施例はキャッシュメモリ方式等に於け
るブロック読み出しを想定している。キャッシュメモリ
方式に於いては、リード時にミスヒットが発生すると、
主記憶装置からミスヒットしたアドレスを含むブロック
の読み出しを行なう。ここで、方式によってはブロック
の先頭からではなく、図５に示すように、ミスヒットし
たアドレスから巡回的にブロックを読み出すものがある
。これは、一刻も早く必要なデータをリクエスト側に返
却するためである。本実施例はこのようなブロック読み
出しを高速に行なうことができるようにするものである
。

【００４２】アドレスレジスタ１４５は図３に示すよう
に、上位部分１４５−１と下位部分１４５−２とに分か
れ、上位部分１４５−１にはブロック読み出しを行なう
ブロックのブロックアドレスＥが、下位部分１４５−１
にはブロック内アドレスが格納される。そして、インク
リメント時、下位部分１４５−２のみを歩進するよう構
成されている。尚、下位部分１４５−２のビット数ｎは
キャッシュメモリのブロックサイズによって定まる。下
位部分１４５−２はその内容がオール“１”の時（ブロ
ックの末尾のアドレスの時）に歩進されると、その内容
をオール“０”（ブロックの先頭アドレス）にするもの
である。尚、図１と同一符号は同一部分を表している。

【００４３】比較器１６０は図４に示すように、リクエ
スト元１００から線１０２に送出されたリクエストアド
レスの下位ｎビットを＋１して線９９１に出力する歩進
器９００と、線９１１上のアドレスとアドレスレジスタ
１４５の出力である線１４６上のアドレスとが一致した
場合、その出力信号を“１”とする一致検出器９１０と
、一致検出器９１０の出力信号とライト指定履歴フラグ
１７０から線１７１に出力されるイネーブル情報との論
理積をとり、線１６１にヒット情報を出力するアンドゲ
ート９２０とから構成されている。尚、歩進器９００は
線１０２上のリクエストアドレスの下位ｎビットがオー
ル“１”の場合は、下位ｎビットをオール“０”にする
ものである。

【００４４】リクエスト元１００はキャッシュメモリの
リード時にミスヒットが発生すると、先ず、線１０１，
１０２及び１０３にアクセス開始指定値，リクエストア
ドレス，ライト指定値としてそれぞれ“１”，ミスヒッ
トしたアドレスα及び“０”を出力し、ミスヒットした
アドレスαからのデータの読み出しを開始する。

【００４５】これを受けて比較器１６０がヒット報告を
線１６１に出力した場合は、リードデータレジスタ１５
０にはアドレスαから読み出したデータが格納されてい
ることになるので、リクエスト元１００は線１５１から
リードデータ（α）を読み出す。また、リードデータレ
ジスタ１５０は前述したと同様にメモリ１３０のアドレ
スα＋１から読み出されているデータ（α＋１）を取り
込み、アドレスレジスタ部１４０はアドレスレジスタ１
４５の下位部分１４５−２の内容を歩進し、α＋２にす
る。その後、リクエスト元１００は線１０１，１０２及
び１０３にアクセス開始指定値，リクエストアドレス，
ライト指定値としてそれぞれ“１”，α＋１，“０”を
出力し、ミスヒットしたアドレスの次のアドレスα＋１
からのデータの読み出しを開始する。

【００４６】また、比較器１６０がミスヒット報告を出
力した場合はリクエスト元１００はリードデータレジス
タ１５０に格納されているデータはアドレスαから読み
出したデータではないと判断してデータの取り込みは行
なわず、線１６１からヒット報告が返されるまで、線１
０２及び線１０３にリクエストアドレスα及びライト指
定値として“０”を出力した状態で待ち状態となる。ま
た、アドレスレジスタ部１４０は比較器１６０からミス
ヒット報告を受けているので、線１０２上のリクエスト
アドレスαをアドレスレジスタ１４５に取り込ませる。 このリクエストアドレスαの取込みはミスヒット報告に
起因するものであるので、アドレスレジスタ部１４０は
そのタイミングで線１４７よりアドレス再格納報告とし
て“１”を出力し、次のタイミングでアドレスレジスタ
１４５の下位部分１４５−２をインクリメントするよう
動作する。線１４７よりアドレス再格納報告として“１
”が出力されると、論理和ゲート１８０からメモリ読み
出し指示が出力され、これにより、リードデータレジス
タ１５０はメモリ１３０のアドレスαから線１３１に読
み出されているリードデータ（α）を取り込む。その後
、アドレスレジスタ部１４０は前タイミングから引き継
いだ一連の手順としてアドレスレジスタ１４５の下位部
分１４５−２をインクリメントし、その内容をα＋１に
する。これにより、比較器１６０はヒット報告を線１６
１に出力し、ヒット報告を受けることにより、タクエス
ト元１００は線１５１よりリードデータ（α）を取り込
み、その後、線１０１，１０２及び１０３にアクセス開
始指定値，リクエストアドレス，ライト指定値としてそ
れぞれ“１”，α＋１，“０”を出力し、ミスヒットし
たアドレスの次のアドレスα＋１からのデータの読み出
しを開始する。

【００４７】以下前述したと同様にしてメモリ１３０か
らアドレスα＋１，α＋２，…の内容が順次読み出され
る。そして、リクエスト元１００が線１０１，１０２及
び１０３にそれぞれアクセス開始指定値，リクエストア
ドレス値及びライト指示値としてそれぞれ“１”，ミス
ヒットしたアドレスを含むブロックの末尾のアドレスβ
の１つ前のアドレスβ−１及び“０”を出力し、アドレ
スβ−１に対するデータの読み出しを開始すると、線１
４６，１０２上のアドレスはそれぞれβ，β−１である
ので、線１４６上のアドレスと線１０２上のアドレスを
＋１した線９１１上のアドレスとが一致した場合、その
出力信号を“１”とする一致検出器９１０はその出力信
号を“１”とする。即ち、比較器１６０からヒット報告
が出力されることになる。

【００４８】比較器１６０からヒット報告が出力される
と、リクエスト元１００はメモリ１３０のアドレスβ−
１から読み出されたリードデータ（β−１）を読み取る
。また、リードデータレジスタ１５０は前述したと同様
にメモリ１３０のアドレスβから読み出されているリー
ドデータ（β）を取り込み、アドレスレジスタ部１４０
はアドレスレジスタ１４５の下位部分１４５−２を歩進
する。ここで、アドレスレジスタ１４５は下位部分１４
５−２がオール“１”の場合、歩進時、それをオール“
０”にするものであるので、アドレスレジスタ１４５の
内容はミスヒットしたアドレスを含むブロックの先頭ア
ドレスγとなる。

【００４９】次にリクエスト元１００は線１０１，１０
２及び１０３にアクセス開始指定値，リクエストアドレ
ス及びライト指示値としてそれぞれ“１”，β及び“０
”を出力し、アドレスβに対する読み出しを開始する。 この場合も、アドレスレジスタ１４５の内容がブロック
の先頭アドレスγ、線１０２上のリクエストアドレスが
ブロックの末尾アドレスとなっていることから、比較器
１６０から線１６１にヒット報告が出力され、リクエス
ト元１００はメモリ１３０のアドレスβから読み出され
たリードデータ（β）を取り込む。また、リードデータ
レジスタ１５０も前述したと同様にメモリ１３０のアド
レスγから読み出されているリードデータ（γ）を取り
込み、アドレスレジスタ部１４０はアドレスレジスタ１
４５の下位部分１４５−２を歩進してその内容をγ＋１
にする。

【００５０】次にリクエスト元１００は線１０１，１０
２及び１０３にアクセス開始指定値，リクエストアドレ
ス及びライト指示値としてそれぞれ“１”，γ，“０”
を出力し、ブロックの先頭アドレスγに対する読み出し
を開始する。この場合も、アドレスレジスタ１４５の内
容がγ＋１、線１０２上のリクエストアドレスがγとな
っていることから、比較器１６０からヒット報告が出力
され、リクエスト元１００はメモリ１３０のアドレスγ
から読み出されたリードデータ（γ）を線１５１を介し
て取り込む。以下、リクエスト元１００はミスヒットし
たアドレスの１つ前のアドレスβ−１に対する読み出し
が完了するまで、前述したと同様の動作を行なう。この
ように、本実施例によれば、ブロックの末尾のアドレス
の次にブロックの先頭のアドレスをリードアクセスする
場合も、連続したアドレスをリードアクセスする場合と
同様に、末尾のアドレスに対するリードアクセスが完了
した時点で次にアクセスする先頭のアドレスのデータが
リードデータレジスタ１５０に保持されているので、ア
クセスを高速化できる。

【００５１】

【発明の効果】以上説明したように、本発明は、リード
アクセス時、比較手段がアドレス保持手段に保持されて
いるメモリアドレスがリクエスト元からのリードアドレ
スの次のアドレスであることを示すヒット報告を出力し
ている場合はリクエスト元にリードデータ保持手段が保
持しているデータを取り込ませ、更に、リードデータ保
持手段にアドレス保持手段が保持しているメモリアドレ
スが示すデータを取り込ませ、その後、アドレス保持手
段の内容をインクリメントするようにしたものであり、
前回アクセスしたメモリアドレスの次のアドレスをアク
セスする場合は、既にリードデータ保持手段に今回アク
セスするリードデータが保持されていることになるので
、後続リードアドレスが先行リードアドレスの次のアド
レスになる可能性が非常に高いことを考えれば、非常に
高い確率で見掛け上、メモリアクセスタイムを殆ど０と
し、メモリアクセスの高速化を図ることができる効果が
ある。また、本発明は高速のメモリ素子でメモリ部を構
成して強引に高速化を図ったり、キャッシュメモリ方式
をとったりする従来例に迫る、或いは場合によってはそ
れらを凌駕する性能を、比較手段を設けたり、アドレス
保持手段にインクリメント機能を設けたりするといった
簡単なハードウェアを追加するだけで実現できるので、
ハードウェアをそれらとは比べ物にならないほど経済的
に実現できると共に制御ロジックを単純なものにするこ
とができる効果がある。また、更に、本発明は、アドレ
ス保持手段を上位部分と下位部分とに分け、インクリメ
ント時には下位部分のみをインクリメントし、比較手段
はアドレス保持手段に保持されているアドレスがリクエ
スト元からのアドレスの上記下位部分に相当する部分を
歩進させた結果に一致した場合、ヒット報告を出力する
ものであるので、或るブロックの末尾のアドレスの次に
ブロックの先頭のアドレスをアクセスする場合、連続し
たアドレスをアクセスする場合と同様に、見掛け上、メ
モリアクセスタイムをなくし、高速アクセスを行なうこ
とができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１の動作を示すタイミングチャートである。

【図３】本発明の他の実施例を実施する際に使用するア
ドレスレジスタの構成例を示すブロック図である。

【図４】本発明の他の実施例を実施する際に使用する比
較器の構成例を示すブロック図である。

【図５】本発明の他の実施例の動作説明図である。

【図６】従来例のブロック図である。

【図７】一連のアクセスを示す図である。

【図８】図７のアクセスをアドレス空間上で表現した図
である。

【図９】従来例のタイミングチャートである。

【符号の説明】

１００，３００…リクエスト元 １１０，３１０…メモリユニット １２０，３２０…ライト指定フラグ １２５，３２５…ライトデータレジスタ１３０，３３０
…メモリ １４０…アドレスレジスタ部 １４５，３４５…アドレスレジスタ １５０，３５０…リードデータレジスタ１６０…比較器 １７０…ライト指定履歴フラグ １８０…論理和ゲート ９００…歩進器 ９１０…一致検出器 ９２０…アンドゲート

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　ランダムにメモリのアドレスを指定し
   てアクセスを行なう形式のメモリ装置に於いて、リクエ
   スト元からのメモリアドレスを保持する機能と該保持し
   たメモリアドレスをインクリメントする機能とを備えた
   アドレス保持手段と、該アドレス保持手段に保持されて
   いるメモリアドレスによって読み出された前記メモリの
   内容を保持するリードデータ保持手段と、前記リクエス
   ト元からのメモリアドレスと前記アドレス保持手段のメ
   モリアドレスとを比較する比較手段とを含み、リードア
   クセス時、前記比較手段が前記アドレス保持手段に保持
   されているメモリアドレスが前記リクエスト元からのリ
   ードアドレスの次のメモリアドレスであることを示すヒ
   ット報告を出力した場合は前記リクエスト元に前記リー
   ドデータ保持手段に保持されているデータを取り込ませ
   、更に、前記リードデータ保持手段に前記アドレス保持
   手段が保持しているメモリアドレスが示すデータを取り
   込ませ、その後、前記アドレス保持手段が保持している
   メモリアドレスをインクリメントし、前記比較手段が前
   記アドレス保持手段に保持されているメモリアドレスが
   前記リクエスト元からのリードアドレスの次のメモリア
   ドレスでないことを示すミスヒット報告を出力した場合
   は前記アドレス保持手段に前記リクエスト元からのメモ
   リアドレスを取り込ませ、更に、前記リードデータ保持
   手段に前記アドレス保持手段が保持しているメモリアド
   レスが示すデータを取り込ませ、その後、前記アドレス
   保持手段が保持しているメモリアドレスをインクリメン
   トすることを特徴とするメモリ予測アクセス方式。
2. 【請求項２】　　ライトアクセス時、前記リクエスト元
   からのアドレスを前記アドレス保持手段に取り込ませ、
   該アドレス保持手段が取り込んだアドレスに従って前記
   メモリへの書き込みを行なうことを特徴とする請求項１
   記載のメモリ予測アクセス方式。
3. 【請求項３】　　前記アドレス保持手段は上位部分と下
   位部分とから構成され、インクリメント時には該下位部
   分のみを歩進し、前記比較手段は前記アドレス保持手段
   に保持されているアドレスが前記リクエスト元からのア
   ドレスの前記下位部分に相当する部分を歩進させた結果
   と一致する場合はヒット報告を出力し、不一致の場合は
   ミスヒット報告を出力することを特徴とする請求項１ま
   たは２記載のメモリ予測アクセス方式。