JPH04237232A - Ｌａｎ間接続装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＬＡＮ（ローカルエ
リアネットワーク）とＬＡＮを中継するＬＡＮ間接続装
置に係り、特にＬＡＮ上のアドレスであるＭＡＣ（マル
チアクセスコントロール）アドレスを学習してパケット
を中継するブリッジ装置に関する。

【０００２】

【従来の技術】従来、ＭＡＣアドレス学習方式のＬＡＮ
間接続装置（ブリッジ装置）では、ＬＡＮからのパケッ
トを全部受信し、その受信パケットのうち同一ＬＡＮ上
のノードを宛先とするパケットについては（中継は不要
であり、中継するとその不要パケットのために中継先の
ＬＡＮの伝送効率が悪くなるために）中継せずに廃棄す
るという動作を、制御プログラムに従ってマイクロプロ
セッサで行うのが一般的であった。このマイクロプロセ
ッサの具体的に動作について以下に説明する。

【０００３】まずＬＡＮ間接続装置内のマイクロプロセ
ッサは、ＬＡＮコントローラに対して全受信動作を指示
して動作させる。次にマイクロプロセッサは、ＬＡＮコ
ントローラの受信動作によって受信されたパケットの宛
先アドレスと送信元アドレスを学習し、宛先と送信元の
ノードがいずれも同一ＬＡＮ上に存在する場合には中継
動作を行わずに、このパケットを廃棄するという動作を
行う。

【０００４】

【発明が解決しようとする課題】上記したように従来の
ＬＡＮ間接続装置では、ＬＡＮからのパケットの中継／
廃棄の判断は全てマイクロプロセッサのプログラム処理
で行っていた。このため、同一ＬＡＮ内での通信が多い
場合には、ＬＡＮ間接続装置は本来の中継動作よりもパ
ケット廃棄のための処理に多大な時間を要し、高速のマ
イクロプロセッサを使用しても性能向上を図ることは困
難であった。

【０００５】この発明は上記事情に鑑みてなされたもの
でその目的は、中継不要パケットの廃棄制御がマイクロ
プロセッサから独立に高速で行え、もって装置全体の性
能向上が図れるＬＡＮ間接続装置を提供することにある
。

【０００６】

【課題を解決するための手段】この発明のＬＡＮ間接続
装置は、フィルタリングアドレスを含むフィルタリング
アドレス情報を登録するための複数のエントリを有する
テーブルメモリと、特定ＬＡＮからの送信パケットを受
信し、その送信元アドレスをフィルタリングアドレスと
して含むフィルタリングアドレス情報を、同送信元アド
レスを圧縮して生成されたテーブルメモリアドレスの指
定するテーブルメモリ内エントリに登録するアドレス学
習機能を持つマイクロプロセッサと、特定ＬＡＮから送
信パケットを受信して、その宛先アドレスを抽出する宛
先アドレス検出回路と、この宛先アドレス検出回路によ
り抽出された宛先アドレスを圧縮用データ（例えば生成
多項式）により圧縮して対応する（ＣＲＣ符号を）テー
ブルメモリアドレス（として）を生成するテーブルメモ
リアドレス生成回路と、このテーブルメモリアドレス生
成回路によって生成されたテーブルメモリアドレスの指
定に応じて上記テーブルメモリから読出されたフィルタ
リングアドレス情報中のフィルタリングアドレスと宛先
アドレス検出回路によって抽出された宛先アドレスとを
比較する比較回路と、この比較回路の比較結果をもとに
、特定ＬＡＮからの受信パケットの廃棄を指示するパケ
ット廃棄信号生成回路とを設け、このパケット廃棄信号
生成回路からのパケット廃棄指示により特定ＬＡＮから
の受信パケットのフィルタリングを行うようにしたこと
を特徴とするものである。

【０００７】

【作用】上記の構成において、マイクロプロセッサは、
特定モード下で特定ＬＡＮからの送信パケットを受信し
、その送信元アドレスをフィルタリングアドレスとして
含むフィルタリングアドレス情報を、同アドレスに対応
するテーブルメモリ内エントリに登録するアドレス学習
を行う。この際の登録エントリアドレスには、送信元ア
ドレスを圧縮用データ（例えば生成多項式）をもとに圧
縮することにより生成されるＣＲＣ符号が用いられる。

【０００８】マイクロプロセッサによるアドレス学習後
は、特定ＬＡＮからの受信パケットの宛先アドレスと、
同アドレスに対応するテーブルメモリ内エントリに登録
されているフィルタリングアドレス情報中のフィルタリ
ングアドレスとが比較回路によって比較される。もし、
この比較回路によって一致が検出され、且つその際のフ
ィルタリングアドレス情報が有効であれば、上記受信パ
ケットの宛先は同一ＬＡＮ（特定ＬＡＮ）上のノードで
あることから、パケット廃棄信号生成回路から有効なパ
ケット廃棄信号が生成される。このパケット廃棄信号は
特定ＬＡＮとの間のパケット入出力を司るＬＡＮコント
ローラに与えられ、これによりＬＡＮコントローラは該
当受信パケットを中継せずに廃棄する。このようにマイ
クロプロセッサは、パケット廃棄制御から解放される。

【０００９】さて、上記フィルタリングアドレス情報に
は、同情報の登録エントリが複数のノード（端末）に重
複して割当てられていることを示す重複情報が含まれて
いる。この重複情報は、比較回路で不一致が検出され、
且つ同重複情報を含むフィルタリングアドレス情報が有
効な場合に、重複表示状態に設定される。マイクロプロ
セッサは、フィルタリングアドレス情報が格納されてい
るテーブルメモリを適宜参照し、重複情報が重複表示状
態にあるテーブルメモリ内エントリの割合が多い場合に
は、即ち複数のノードに重複して割り当てられているエ
ントリが多い場合には、テーブルメモリの全エントリを
無効にする。そしてマイクロプロセッサは、小容量のテ
ーブルメモリを用いながら、特定ＬＡＮに最適なフィル
タリング動作が行えるように、テーブルメモリアドレス
生成回路でのアドレス生成に用いられる圧縮用データを
書換える。

【００１０】

【実施例】図１はこの発明の一実施例に係るＬＡＮ間接
続装置の特定ＬＡＮ側の接続インタフェース部分の構成
を示すブロック図、図２は図１のＬＡＮ間接続装置によ
って２つのＬＡＮが接続されたＬＡＮシステムのブロッ
ク構成図である。

【００１１】図２において、１０，２０はＬＡＮ、３０
はＬＡＮ１０，２０間を接続し、このＬＡＮ１０，２０
間でパケットを中継するＬＡＮ間接続装置（ブリッジ装
置）である。本実施例においてＬＡＮ１０，２０はバス
型ＬＡＮである。１１，１２，１３…はＬＡＮ１０に接
続されたノード（端末）、２１，２２，２３…はＬＡＮ
２０に接続されたノード（端末）である。

【００１２】図１のＬＡＮ間接続装置３０において、３
１はＬＡＮ１０からの送信パケットに含まれている例え
ば４８ビットの宛先アドレス（以下、ＤＡと称する）を
検出する宛先アドレス検出回路（以下、ＤＡ検出回路と
称する）、３２はＤＡ検出回路３１のＤＡ検出タイミン
グに応じて各部を制御するためのタイミング信号を生成
するタイミング生成回路である。３３は後述するマイク
ロプロセッサ４０のアドレス学習結果であるフィルタリ
ングアドレスを含むフィルタリングアドレス情報を登録
するための複数のエントリを有するフィルタリングアド
レステーブルメモリ（以下、ＦＡＴメモリと称する）で
ある。このＦＡＴメモリ３３のアドレス（エントリアド
レス）は、そのエントリに登録される（フィルタリング
アドレス情報中の）フィルタリングアドレスに対応する
もので、本実施例ではフィルタリングアドレスおよび或
る生成多項式をもとに生成されるＣＲＣ（Ｃｙｃｌｉｃ
　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ　）符号が用いら
れる。

【００１３】図３は上記フィルタリングアドレス情報の
フォーマットを示す。このフィルタリングアドレス情報
は、図から明らかなように、４８ビットのアドレス（ノ
ードアドレス、ＬＡＮアドレス、ＭＡＣアドレス）、同
情報が（登録されているＦＡＴメモリ３３内エントリの
）アクセスされない期間を示すカウント値（アクセスカ
ウント値）、同情報が有効であるか否かを示す有効／無
効ビット（以下、Ｖビットと称する）、および同情報が
登録されているＦＡＴメモリ３３内エントリがＬＡＮ１
０上の複数のノードに重複して割当てられていることを
示す重複有／無ビット（以下、Ｏビットと称する）を持
つ。

【００１４】再び図１を参照すると、３４はＬＡＮ１０
からの送信パケットに含まれている４８ビットＤＡ（宛
先アドレス）を圧縮してＦＡＴメモリ３３のアドレス（
ＦＡＴメモリ３３内エントリアドレス）を生成するため
のＦＡＴメモリアドレス生成回路である。本実施例にお
いてＦＡＴメモリアドレス生成回路３４はＣＲＣ回路で
あり、４８ビットＤＡおよび後述するマイクロプロセッ
サ４０によって設定される生成多項式（圧縮用データ）
をもとに、４８ビットＤＡに対応するＣＲＣ符号を、４
８ビットＤＡを圧縮したＦＡＴメモリアドレスとして生
成する。

【００１５】３５はＬＡＮ１０からの送信パケットに含
まれているＤＡをシリアル入力して保持するための４８
ビットのＤＡ保持用レジスタ（シフトレジスタ）、３６
は比較器である。比較器３６は、ＤＡ保持用レジスタ３
５に保持されたＤＡとＦＡＴメモリアドレス生成回路３
４により生成されたＦＡＴメモリアドレスの指定に応じ
てＦＡＴメモリ３３から読出されたフィルタリングアド
レス情報中の４８ビットアドレス（ＦＡＴメモリデータ
）とを比較するものである。この比較器３６は、ＤＡ保
持用レジスタ３５に保持されたＤＡがマイクロプロセッ
サ４０によって学習されたアドレス（フィルタリングア
ドレス）に一致することを検出するのに用いられる。

【００１６】３７は比較器３６の比較結果とＦＡＴメモ
リ３３からのフィルタリングアドレス情報中のＶビット
とを入力し、比較器３６によって一致が検出され、且つ
Ｖビットが有効表示状態（オン状態）にある場合に、次
に述べるＬＡＮコントローラ３９に対してパケット廃棄
を指示するパケット廃棄信号３８を出力するパケット廃
棄信号生成回路、３９はＬＡＮコントローラである。こ
のＬＡＮコントローラ３９は、ＬＡＮ１０との間のパケ
ット送受信制御を司るもので、シリアル／パラレル変換
機能等を有する。

【００１７】４０はＬＡＮ間接続装置３０全体の制御を
司るマイクロプロセッサであり、ＬＡＮ１０からの送信
パケットの送信元アドレス（以下、ＳＡと称する）をも
とにＬＡＮ１０に接続されているノードのアドレス（フ
ィルタリングアドレス）を学習するアドレス学習機能を
持つ。マイクロプロセッサ４０はまた、ＬＡＮ２０に接
続されているノードのアドレスを学習するアドレス学習
機能をも持つ。４１はマイクロプロセッサ４０およびタ
イミング生成回路３２からのＦＡＴメモリアクセス要求
を調停するためのアクセス調停回路である。

【００１８】なお、ＬＡＮ間接続装置３０には、上記し
たＤＡ検出回路３１、タイミング生成回路３２、ＦＡＴ
メモリ３３、ＦＡＴメモリアドレス生成回路３４、ＤＡ
保持用レジスタ３５、比較器３６、パケット廃棄信号生
成回路３７、ＬＡＮコントローラ３９、およびアクセス
調停回路４１と同様の構成要素がＬＡＮ２０側にも設け
られているが、図１では省略されている。

【００１９】次に、この発明の一実施例の動作を説明す
る。ＬＡＮ間接続装置３０は、マイクロプロセッサ４０
により制御されている。このマイクロプロセッサ４０は
、初期化時には、ＦＡＴメモリ３３の各エントリの内容
を全て無効状態に設定する。これは、ＦＡＴメモリ３３
の各エントリのＶビットをオフすることにより実現され
る。

【００２０】次にマイクロプロセッサ４０は、ＬＡＮコ
ントローラ３９に対して全受信モードにセットアップし
、ブリッジとして動作を開始する。これにより、ＬＡＮ
１０からの送信パケットは、最初はＬＡＮコントローラ
３９により全て受信される。ＬＡＮコントローラ３９に
よって受信されたＬＡＮ１０からのパケットは図示せぬ
バッファに一時格納され、ＬＡＮ２０側のＬＡＮコント
ローラによってＬＡＮ２０に中継される。

【００２１】さて、全受信モードにおいてマイクロプロ
セッサ４０は、バッファに格納されたＬＡＮ１０からの
受信パケット中のＳＡ（送信元アドレス）をフィルタリ
ングアドレスとして抽出し、同アドレス（４８ビット）
を含むフィルタリングアドレス情報を、同アドレスに対
応するＦＡＴメモリ３３内エントリに書込む動作を行う
。この際のフィルタリングアドレス情報のアクセスカウ
ント値はオール“０”であり、Ｖビットはオン（“１”
）、そしてＯビットはオフ（“０”）である。 なお、ＦＡＴメモリ３３内エントリのアドレス（書込み
アドレス）は、マイクロプロセッサ４０が、受信パケッ
ト中の４８ビットＳＡ（フィルタリングアドレス）を或
る圧縮用データ（ＣＲＣ符号生成用の或る生成多項式）
を用いて圧縮（例えば８〜１６ビット程度）することに
より生成されるＣＲＣ符号である。

【００２２】以上が、マイクロプロセッサ４０によるア
ドレス学習である。このアドレス学習の後は、ＬＡＮ１
０からの受信パケットのうち、ＦＡＴメモリ３３に登録
されたＳＡと同一の値のＤＡを持つパケットについては
、パケット廃棄信号生成回路３７からＬＡＮコントロー
ラ３９に対してとパケット廃棄信号３８が出力されるた
め、ＬＡＮコントローラ３９より受信されなくなる。 このアドレス学習後の動作の詳細を以下に説明する。な
お、マイクロプロセッサ４０によるアドレス学習は定常
的に行われ、ＦＡＴメモリ３３に登録されていないＳＡ
を持つパケットを受信した場合には、そのＳＡをフィル
タリングアドレスとするフィルタリングアドレス情報を
ＦＡＴメモリ３３に登録する。

【００２３】まず、ＬＡＮ１０からの送信パケットは、
図示せぬシリアルインタフェースを介して受信され、図
１に示すＤＡ検出回路３１、ＦＡＴメモリアドレス生成
回路３４、ＤＡ保持用レジスタ３５およびＬＡＮコント
ローラ３９に導かれる。ＤＡ検出回路３１は、ＬＡＮ１
０から受信したパケット（受信パケット）から４８ビッ
トのＤＡを検出すると（ＤＡの受信が終わると）、その
旨をタイミング生成回路３２に通知する。タイミング生
成回路３２はＤＡ検出回路３１のＤＡ検出のタイミング
に応じて、ＦＡＴメモリアドレス生成回路３４に対する
アドレス生成開始指示、ＤＡ保持用レジスタ３５に対す
るシフト停止指示、ＦＡＴメモリ３３に対するメモリア
クセス信号、および比較器３６に対する比較動作指示を
、それぞれ与える。

【００２４】ＦＡＴメモリアドレス生成回路３４は、Ｄ
Ａ検出回路３１によって検出された受信パケット中のＤ
Ａを、タイミング生成回路３２からのアドレス生成開始
指示タイミングで、（マイクロプロセッサ４０により予
め設定されている）或る圧縮用データ（生成多項式）に
より圧縮してＦＡＴメモリアドレスを生成する。ここで
は、４８ビットＤＡのＣＲＣ符号（８〜１６ビット程度
）がＦＡＴメモリアドレスとして生成される。

【００２５】一方、４８ビットのＤＡ保持用レジスタ３
５は、シリアルインタフェースを介して受信されたパケ
ットをその先頭から順に入力してシフトするシフト動作
を行う。このレジスタ３５のシフト動作は、タイミング
生成回路３２からのシフト停止指示のタイミングで停止
される。このときレジスタ３５には、ＤＡ検出回路３１
によって検出された受信パケット中の４８ビットＤＡが
保持されることになる。

【００２６】さて、ＦＡＴメモリアドレス生成回路３４
によって生成出力されたＦＡＴメモリアドレスはＦＡＴ
メモリ３３に供給される。これにより、ＦＡＴメモリア
ドレス生成回路３４からのアドレスで指定されるＦＡＴ
メモリ３３内エントリが、タイミング生成回路３２から
のメモリアクセスタイミングでアクセスされ、同エント
リに登録されているフィルタリングアドレス情報が読出
される。

【００２７】ＦＡＴメモリ３３から読出されたフィルタ
リングアドレス情報中のフィルタリングアドレスは、Ｄ
Ａ保持用レジスタ３５に保持されたＤＡと共に比較器３
６に供給される。比較器３６はタイミング生成回路３２
からの比較動作指示に応じて上記の両アドレスを比較し
、一致／不一致を示す比較結果を出力する。比較器３６
の比較結果はパケット廃棄信号生成回路３７に供給され
る。このパケット廃棄信号生成回路３７にはＦＡＴメモ
リ３３から読出されたフィルタリングアドレス情報中の
Ｖビットも供給される。パケット廃棄信号生成回路３７
は、比較器３６の比較結果が一致を示し、即ちＬＡＮ１
０からの受信パケットの宛先が先に学習したノードのア
ドレスに一致し、且つＶビットがオンの場合（フィルタ
リングアドレス情報が有効な場合）には、ＬＡＮコント
ローラ３９に対してパケット廃棄信号３８を出力する。 この場合ＬＡＮコントローラ３９は、ＬＡＮ１０からの
パケットを受信せずに廃棄する。

【００２８】さて、タイミング生成回路３２は、上記し
たＦＡＴメモリ３３に対するリードアクセス制御の他、
このリードアクセスによってＦＡＴメモリ３３から読出
されたフィルタリングアドレス情報の有効／無効（Ｖビ
ットの状態）、更には比較器３６の比較結果に従って次
のようなライトアクセス制御を行う。

【００２９】まず、フィルタリングアドレス情報が有効
で、且つ比較器３６の比較結果が一致を示した場合（即
ち、パケット廃棄信号生成回路３７からパケット廃棄信
号３８が出力された場合）には、タイミング生成回路３
２はＦＡＴメモリ３３の同一エントリ中のアクセスカウ
ント値をオール“０”に書換える（リセットする）。こ
の書換えの理由の１つは、ＬＡＮ１０上のノードのアド
レスを一度学習してしまうと、同じＬＡＮ１０からのそ
のノード宛てのパケットに関しては以後マイクロプロセ
ッサ４０にとって受信事象が発生しなくなることから、
アクセスカウント値「０」により、そのノード宛ての同
一ＬＡＮ１０上でのパケット送信が行われたことをマイ
クロプロセッサ４０に通知するためである。もう１つの
理由については後述する。

【００３０】次に、フィルタリングアドレス情報が有効
で、且つ比較器３６の比較結果が不一致を示した場合の
タイミング生成回路３２の動作を説明する。この場合は
、上記フィルタリング情報中のフィルタリングアドレス
で指定されるノードと、同ノードとは異なる宛先ノード
とに、同じＦＡＴメモリ３３内エントリが重複して割当
てられたことを示している。このようなことはめったに
起こらないと考えられるが、ＦＡＴメモリアドレス生成
回路３４にて用いられる圧縮データ（生成多項式）の選
び方が良くなかったとも考えられる。そこでタイミング
生成回路３２は、この事象をマイクロプロセッサ４０に
通知するために、ＦＡＴメモリ３３の同一エントリ中の
Ｏビット（重複有／無ビット）をオンする。なお、フィ
ルタリングアドレス情報が無効の場合には、タイミング
生成回路３２によるＦＡＴメモリ３３に対するライトア
クセス制御は行われない。

【００３１】さてマイクロプロセッサ４０は、一定時間
毎にＦＡＴメモリ３３の全エントリを順に参照してＶビ
ットがオンしている有効エントリを調べ、同エントリ中
のアクセスカウント値をカウントアップしていく。もし
も、そのエントリに登録されているフィルタリングアド
レスを宛先アドレスとするパケットの受信がほぼ定期的
に行われていると、アクセスカウント値は（マイクロプ
ロセッサ４０によるカウントアップ動作で）或る値に達
する前にリセットされる。これに対し、或る期間一回も
受信が行われない場合には、そのエントリのアクセスカ
ウント値は或る値に達する。

【００３２】マイクロプロセッサ４０は、アクセスカウ
ント値が或る値に達したエントリを検出すると、そのエ
ントリ中のＶビットをオフして同エントリを無効とする
。したがって、アクセスカウント値がほぼ定期的にリセ
ットされるエントリは有効なままで残される。これが前
記したもう１つの理由である。

【００３３】もし、マイクロプロセッサ４０がタイミン
グ生成回路３２と同時にＦＡＴメモリ３３のアクセスを
行おうとする場合には、そのアクセス要求がアクセス調
停回路４１によって調停される。この場合、タイミング
生成回路３２からのアクセス要求が優先され、マイクロ
プロセッサ４０からのアクセスは待たされる。

【００３４】またマイクロプロセッサ４０は、ＦＡＴメ
モリ３３内の有効エントリの中でＶビット（重複有／無
ビット）がオンしているエントリ（重複エントリ）を適
宜調べる。もし重複エントリの割合が基準値を越えてい
る場合には、マイクロプロセッサ４０は、ＦＡＴメモリ
アドレス生成回路３４に設定した圧縮用データが適切で
なかったものと判断する。この場合マイクロプロセッサ
４０は、ＦＡＴメモリ３３の全エントリを一旦無効とし
、しかる後にＦＡＴメモリアドレス生成回路３４の圧縮
用データを異なるデータに書換え、動作を継続する。 このように、ＬＡＮ１０上の各ノードのアドレスに最適
な圧縮用データを自動的に作り出して動作するため、小
容量のＦＡＴメモリ３３を用いても、ＬＡＮ１０に最適
なフィルタリング動作が実現できる。

【００３５】なお、前記実施例では、ＦＡＴメモリアド
レス生成回路３４がＣＲＣ回路で構成され、ＣＲＣ符号
生成用の生成多項式を用いてＤＡ（宛先アドレス）を圧
縮してＦＡＴメモリアドレスを生成するものとして説明
したが、圧縮用データを用いてＤＡを圧縮する回路であ
れば、ＣＲＣ回路に限るものではない。

【００３６】また、前記実施例では、ＬＡＮ１０からの
受信パケットの廃棄制御（パケットフィルタリング）に
ついて説明したが、図１と同様の構成をＬＡＮ２０側に
も設けることにより（但し、マイクロプロセッサ４０は
ＬＡＮ１０側の接続インタフェース部分と共用可）、Ｌ
ＡＮ２０側からの受信パケットについても同様の廃棄制
御を行うことができる。また、バス型ＬＡＮ同士を接続
するＬＡＮ間接続装置に実施した場合について説明した
が、バス型ＬＡＮとリング型ＬＡＮを接続するＬＡＮ間
接続装置、更にはリング型ＬＡＮ同士を接続するＬＡＮ
間接続装置にも同様に適用可能である。

【００３７】更に、前記実施例では、ＬＡＮからの受信
パケットのＤＡ（宛先アドレス）をＦＡＴメモリ３３の
データ（学習したフィルタリングアドレス）と比較する
ことにより（ＤＡフィルタリングにより）、受信パケッ
トの廃棄制御に適用した場合について説明したが、ＳＡ
（送信元アドレス）をＦＡＴメモリ３３のデータと比較
することにより、中継制御に使用することもできる。こ
のＳＡフィルタリングは、リング型ＬＡＮに中継したパ
ケットが、同ＬＡＮを周回して戻ってきたことを検出し
て廃棄する機能が要求される「トランスペアレント・ブ
リッジ」と呼ばれるＬＡＮ間接続装置に応用できる。

【００３８】

【発明の効果】以上詳述したようにこの発明によれば、
同一ＬＡＮ上で送受信されるパケットの廃棄制御が、マ
イクロプロセッサによって学習されたフィルタリングア
ドレスをもとに、専用のハードウェア回路で行えるため
、マイクロプロセッサはパケット廃棄制御から解放され
るようになり、中継制御を主とする本来の業務を効率よ
く行うことができ、装置全体の性能向上を図ることがで
きる。

【００３９】また、この発明によれば、フィルタリング
アドレスを含むフィルタリングアドレス情報を登録する
ためのテーブルメモリの各エントリが複数のノードに重
複して割当てられているか否かを、そのフィルタリング
アドレス情報中の重複情報によって示す構成とし、重複
エントリの割合が多い場合には、テーブルメモリアドレ
スの生成に用いられる圧縮用データを最適なものに書換
えるようにすることにより、小容量のテーブルメモリを
用いても最適なフィルタリングを行うことができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るＬＡＮ間接続装置の
特定ＬＡＮ側の接続インタフェース部分の構成を示すブ
ロック図。

【図２】図１のＬＡＮ間接続装置によって２つのＬＡＮ
が接続されたＬＡＮシステムのブロック構成図。

【図３】図１に示すＦＡＴメモリ３３に登録されるフィ
ルタリングアドレス情報のフォーマット図。

【符号の説明】

１０，２０…ＬＡＮ、３０…ＬＡＮ間接続装置、３１…
ＤＡ検出回路、３２…タイミング生成回路、３３…ＦＡ
Ｔメモリ、３４…ＦＡＴメモリアドレス生成回路、３５
…ＤＡ保持用レジスタ、３６…比較器、３７…パケット
廃棄信号生成回路、３９…ＬＡＮコントローラ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　少なくとも２つのＬＡＮを接続するＬ
   ＡＮ間接続装置において、フィルタリングアドレスを含
   むフィルタリングアドレス情報を登録するための複数の
   エントリを有するテーブルメモリと、特定の上記ＬＡＮ
   からの送信パケットを受信し、その送信元アドレスをフ
   ィルタリングアドレスとして含むフィルタリングアドレ
   ス情報を、同送信元アドレスを圧縮して生成されたテー
   ブルメモリアドレスの指定する上記テーブルメモリ内エ
   ントリに登録するアドレス学習機能を持つマイクロプロ
   セッサと、上記特定ＬＡＮから送信パケットを受信して
   、その宛先アドレスを抽出する宛先アドレス検出回路と
   、この宛先アドレス検出回路によって抽出された宛先ア
   ドレスを圧縮用データをもとに圧縮して同アドレスに対
   応する上記テーブルメモリのアドレスを生成するテーブ
   ルメモリアドレス生成回路と、このテーブルメモリアド
   レス生成回路によって生成されたテーブルメモリアドレ
   スの指定に応じて上記テーブルメモリから読出された上
   記フィルタリングアドレス情報中のフィルタリングアド
   レスと上記宛先アドレス検出回路によって抽出された宛
   先アドレスとを比較する比較回路と、この比較回路の比
   較結果をもとに、上記特定ＬＡＮからの受信パケットの
   廃棄を指示するパケット廃棄信号を出力するパケット廃
   棄信号生成回路と、を具備し、上記パケット廃棄信号生
   成回路からのパケット廃棄信号により上記特定ＬＡＮか
   らの受信パケットを廃棄するようにしたことを特徴とす
   るＬＡＮ間接続装置。
2. 【請求項２】　　上記フィルタリングアドレス情報中に
   、同情報の登録エントリが複数のノードに重複して割当
   てられていることを示す重複情報を設け、上記比較回路
   で不一致が検出され、且つ上記テーブルメモリから読出
   された上記フィルタリングアドレス情報が有効な場合に
   は、同フィルタリングアドレス情報中の上記重複情報を
   重複表示状態に設定することを特徴とする請求項１記載
   のＬＡＮ間接続装置。
3. 【請求項３】　　上記マイクロプロセッサは、有効な上
   記フィルタリングアドレス情報が登録されている上記テ
   ーブルメモリのエントリのうち、上記重複情報が重複表
   示状態にあるエントリの割合に応じて、上記テーブルメ
   モリアドレス生成回路でのアドレス生成に用いられる圧
   縮用データを書換えることを特徴とする請求項２記載の
   ＬＡＮ間接続装置。