JPH0351948A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリ制御装置に関し、特にデータ処理装置に
おけるメモリ処理要求の優先度判定制御に関する。

従来技術 従来、メモリ制御装置におけるメモリ処理要求の優先度
判定処理は、以下の如くなされている。

すなわち、演算処理装置からの最初の処理要求に対する
メモリバンクのビジー状態をバンクビジーインジケータ
を参照してチェックし、そのバンクがビジー状態でなけ
れば、演算処理装置間の優先度判定を行い、その処理要
求をメモリに対してアクセスしてその処理を開始するよ
うになっている。

もし最初の処理要求に対するメモリバンクがバンクビジ
ー状態であれば、次の処理要求を優先させるものである
。このとき、演算処理装置から送出されるリクエストコ
ードは、メモリに対して順序性を持たずに処理されるこ
とが前提となっている。

また、従来の他の方式として、処理要求に対するアドレ
ス情報がセットされ、そのアドレス情報が順次シフトさ
れるレジスタを設けておき、そのアドレスに対するメモ
リバンクが空き状態になるまで待機するようにし、アク
セス競合が生じたときは、より後段位置にあるレジスタ
によるアクセスを優先して処理するようにしたものもあ
る。

かかる従来のメモリ制御方式では、複数の演算処理装置
からのメモリ処理要求及びメモリバンクアドレスに対し
て、最初の処理要求がバンクビジー状態にあるとき、前
の処理内容（リクエストコード）に関係なく次の処理要
求を優先させてしまうことになる。演算処理装置側では
、自身から送出するリクエストコードが連続的に処理さ
れないことを考慮する必要があり、よって演算処理装置
側でハードウエアもしくはファームウエアによる制御を
しなければならないという欠点がある。

発明の目的 そこで、本発明は上記従来技術の欠点を除去すべくなさ
れたものであって、その目的とするところは、演算処理
装置からメモリに対する処理要求の順序性を失うことな
く処理要求を制御することを可能として、演算処理装置
側では、何等当該制御を行うためのハードウェアもしく
はファームウエアを持つ必要がないメモリ制御装置を提
供することにある。

発明の構或 本発明によれば、複数の処理装置からのメモリ処理要求
を優先度判定を行いつつ処理するようにしたメモリ制御
装置であって、前記処理装置に夫々対応して設けられ、
対応処理装置からのメモリリクエストコードが同一の場
合のメモリ処理要求を複数受付けるための複数の受付け
レジスタと、前記処理装置に夫々対応して設けられ、前
記受付けレジスタにおいて最初に受付けたメモリ処理要
求のアドレスがビジー状態を示すときに次に受付けたメ
モリ処理要求を優先して出力する優先度Ｉ’ｌ１定手段
と、これ等処理装置対応の優先度１１１定手段の各々に
よる出力されたメモリ処理要求を予め設定された優先度
判定基準に従って各処理装置間の優先度判定をなす手段
と、メモリ処理要求を前記受付けレジスタに受付けられ
た順にメモリリブライデー夕を要求元処理装置に送出す
る手段とを含むことを特徴とするメモリ制御装置が得ら
れる。

実施例 以下に本発明の実施例を図面を用いて詳細に説明する。

第１図は本発明の実施例のブロック図である。

演算処理装置（ＣＰＵ）１．２からのメモリ処理要求は
メモリ制御装置３による優先度判定処理され、主記憶装
置（以下、メモリと称す）４ヘメモリ処理要求として出
力される。また、メモリ４からのりブライデー夕はメモ
リ制御装置３によって各ＣＰＵＩ，２に対して順序性を
もって返送されるよう処理される。

ＣＰＵＩに対応して＃１〜＃３の受付レジスタ３１〜３
３が設けられており、ＣＰＵＩからの第１第３のメモリ
処理要求（メモリバンクアドレスを含むものとする）が
夫々対応して格納される。

ＣＰＵ２に対応して設けられた＃１〜＃３の受付レジス
タ３４〜３６についても同様である。

コントロール回路３７はＣＰＵＩからのメモリリクエス
トコードを受取り、処理要求のリクエストコードが同一
でかつ連続しており、更に＃１の受付レジスタ３１に格
納された処理要求が未処理であるときに、ＣＰＵＩから
の次の処理要求を＃２の受付けレジスタ３２へ格納する
よう制御する。

＃３の受付レジスタ３３に対しても同様な制御を行う。

また、ＣＰＵ２に対応してコントロール回路３８も、コ
ントロール回路３７と同一機能を有する。

バンクビジーインジケータ（ＢＢＩ）４１はメモリ４に
対する処理要求によりメモリのバンクがビジー状態であ
ることを表示するものである。

プライオリティ判定回路３９は受付レジスタ３１〜３３
に格納されている処理要求のうち＃１の受付レジスタ３
１内の処理要求を最優先に出力し、この＃１の受付レジ
スタ３１のバンクアドレスかビジー状態であれば、＃２
の受付レジスタ３２の処理要求を次に優先して出力する
。更に、＃２の受付レジスタのバンクアドレスがビジー
状態であれば、＃３の受付レジスタ３３の処理要求を次
に優先して出力する。

ブライオリティ判定回路４０についても、＃１〜＃３の
受付レジスタ３４〜３６の各処理要求に対し、ＢＢＩ４
１を参照しつつ同様に優先処理して出力するものである
。

プライオリティ判定回路４２はＣＰＵＩ，２相互間にお
いて優先度判定処理を行うものであり、例えば、ＣＰＵ
ＩがＣＰＵ２に対して優先度が大となる様予め設定され
ている。

リプライタイミングバッファ４３はプライオリティ判定
回路４２により選ばれた処理要求と、バンクアドレスと
、受付レジスタ番号とをメモリ４からのりプライデー夕
が送出されるタイミングまで保持する。

リプライデー夕受付バッファ４５．４６はメモリ４から
のりプライデー夕を一時格納するバッファであり、ＣＰ
ＵＩ，２に夫々対応している。リプライデータコントロ
ール回路４４はＣＰＵＩ，２へ夫々送出するリブライデ
ー夕をリプライタイミングバッファ４４の出力を用いて
メモリ制御装置３が処理要求を受付けた順に、リブライ
デー夕受付バッファからの読出し制御するものである。

かかる構成において、ＣＰＵＩからの処理要求（バンク
アドレスを含む）が＃１の受付レジスタ３１へ送出され
ると同時に、リクエストコードがコントロール回路３７
へ送出される。リクエストコードが連続しておりかつ＃
１の受付レジスタ３１内の処理要求が未処理と判断され
ると、＃２または＃３の受付レジスタへ供給される。

＃１の受付レジスタ３１の出力はプライオリティ↑リ定
回路３つにおいて優先度判定とＢＢＩ４１の内容とによ
り処理され、そのバンクアドレスがビジー状態でなけれ
ば、そのままこの処理要求が処理される。ビジー状態で
あれば、優先度判定による＃２の受付レジスタ３２の出
力にチェック対象が移る。

プライオリティ判定回路３９にてバスした処理要求とバ
ンクアドレスとは、その受付，レジスタ番号とＣＰＵＩ
の番号と共に次段のブライオリティ判定回路４２へ供給
される。

ブライオリティ判定回路４２では、プライオリティ判定
回路３つと同じ方法にて処理されたプライオリティ判定
回路４０の出力を人力とし、各ＣＰＵ毎に予め設定され
た優先度判定基準に従って判定された出力を、メモリ４
ヘメモリリクエストとして供給することになる。

この処理要求に対するメモリリブライは、リプライデー
夕としてリブライデータ受付バッファ４５または４６に
受付けられる。受付けられたりプライデー夕は、リプラ
イデータコントロール回路４４により当該リプライデー
夕が要求元ＣＰＵの処理要求に対して何番目に受付けら
れた処理要求かが判定され、受付け順に要求元ＣＰＵヘ
リプライデー夕が読出されて供給される。

第２図はりブライデータコントロール回路４４の具体例
を示す回路図である。ＣＰＵＩに対応するリブライデー
夕受付バッフ７４５をｌｉ！Ｉ　ｉＨする！！１御部分
のみについて説明するが、ＣＰＵ２に対応する制御部分
についても全く同等である。

リブライデー夕に含まれる受付レジスタ番号（メモリ４
にてメモリリクエストとして処理された処理要求が受付
けられたレジスタ番号）が、デコーダ５１及びライトア
ドレスレジスタ５９へ夫々供給される。このデコーダ５
１はリプライタイミングバッファ４３からのＣＰＵＩに
関するリプライタイミングに応答して受付レジスタ番号
を識別し、＃１〜＃３の受付レジスタに対応した出カ＃
１〜＃３の１つをアクティブとする。

各出力＃１〜＃３はこれ等各出カに対応して設けられた
Ｓ−Ｒフリップフロップ（　Ｐ／Ｐ）　５　２〜５４へ
人力され、リプライタイミングに応答して各出力＃１〜
＃３の内容が対応Ｐ／Ｐ５２〜５４へ取込まれセットさ
れる。

［’／Ｆ５２の出力とデコーダ５１の＃２出カとが２人
カアンドゲート５５へ供給され、Ｐ／Ｆ５２，５３の各
出力とデコーダ＃３の出力が３人カアンドゲート５６へ
供給される。そして、これらアンドゲート５５，５６の
各出力とデコーダ５ｌの＃１出力とが３人カオアゲート
５７へ印加され、このオアゲート出力がリードアドレス
カウンタ５８へ人力されている。

このリードアドレスカウンタ５８はインクリメント（＋
１）機能を有し、内容が０〜３まで順次歩進するカウン
タであり、“３゛になるとキャリイ出力が生成されて各
Ｐ／Ｐ５２〜５４をリセットする。

ＣＰＵＩに関するリプライデー夕は、リブライタイミン
グが発生される毎にＣＰＵＩ対応のりブライデータ受付
バッファ４５に格納される。その格納アドレスがライト
アドレスレジスタ５つから発生されるが、当該リプライ
タイミング時の受付レジスタ番号がライトアドレスとな
る。

リプライデー夕のりプライデー夕受付バッファ４５から
の読出しは、リードアドレスカウンタ５８の出力アドレ
スにより行われる。先ず、初期時においては、全Ｐ／Ｆ
５２〜５４の内容はリセット状態であり、よってリード
アドレスカウンタ５８の内容も“０“となっている。

このとき、優先的に処理要求が＃１の受付レジスタであ
ったとすると、このリブライデー夕はりプライデー夕受
付バッファ４５内の＃１受付レジスタ番号に対応したア
ドレスに格納される。同時に、デコーダ５１により出力
＃１がアクティブとなり、よってオアゲート５７の出力
によりリードアドレスカウンタ５８が“１“となること
からりプライデー夕受付バッファ４５内の＃１受付レジ
スタ番号に対応したアドレスのりプライデー夕が読出さ
れ、これがＣＰＵｉへ送出される。

次に、＃３の受付レジスタの処理要求に続いて＃２の受
付レジスタの処理要求が、処理されたとする。＃３、＃
２の各処理要求に対するリブライデー夕はりプライデー
夕受付バッファ４５内の＃３．＃２に対応したアドレス
に順次格納される。

＃３のものに対しては、リードアドレスカウンタ５８の
内容は何等変化せず、本例では前の＃１に対応するリー
ドアドレス“１”を示している。

次の＃２のものに対しては、アンドゲート５５がオンと
なり、よってオアゲート５７によってりードアドレスカ
ウンタ５８が＋１だけカウントアップする。そのため、
リードアドレスは“２”となり、リブライデー夕受付バ
ッファ４５の＃２に対応するりブライデー夕が受付けら
れた順に、要求元のＣＰＵ１，２へりブライデー夕とし
て送出されるのである。

発明の効果 叙上の如く、本発明によれば、同一リクエストコードが
連続する場合に、最初の処理要求のバンクアドレスがビ
ジー状態のときは次の処理要求を優先的に処理し、メモ
リからのりブライデー夕は要求順に要求元に返送するよ
うにしているので、処理装置からのメモリに対する処理
要求の順序ホリを失うことなく処理可能となるという効
果がある。

よって、処理装置側において、余分なハードウエアやフ
ァームウェアを付加しなくても処理性能の向上とメモリ
の効率的な処理が可能となるものである。

【図面の簡単な説明】

第１図は本発明の実施例のシステムブロック図、第２図
はりブライデー夕受付バッファコントロール回路の具体
例を示す図である。 主要部分の符号の説明 １．２・・・・・・ＣＰＵ ３・・・・・・メモリ制御装置 ４・・・・・・メモリ ３１〜３６・・・・・・受付レジスタ ３９，４０， ４２・・・・・・プライオリティ判定回路４１・・・・
・・バンクビジーインジケータ４３・・・・・・リプラ
イタイミングバッファ４４・・・・・・リプライデータ
受付 バッファコントロール回路

Claims (1)

【特許請求の範囲】
1. （１）複数の処理装置からのメモリ処理要求を優先度判
   定を行いつつ処理するようにしたメモリ制御装置であっ
   て、前記処理装置に夫々対応して設けられ、対応処理装
   置からのメモリリクエストコードが同一の場合のメモリ
   処理要求を複数受付けるための複数の受付けレジスタと
   、前記処理装置に夫々対応して設けられ、前記受付けレ
   ジスタにおいて最初に受付けたメモリ処理要求のアドレ
   スがビジー状態を示すときに次に受付けたメモリ処理要
   求を優先して出力する優先度判定手段と、これ等処理装
   置対応の優先度判定手段の各々による出力されたメモリ
   処理要求を予め設定された優先度判定基準に従って各処
   理装置間の優先度判定をなす手段と、メモリ処理要求を
   前記受付けレジスタに受付けられた順にメモリリプライ
   データを要求元処理装置に送出する手段とを含むことを
   特徴とするメモリ制御装置。