JPH04237348A - メモリアクセス装置 - Google Patents
メモリアクセス装置Info
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- JPH04237348A JPH04237348A JP542091A JP542091A JPH04237348A JP H04237348 A JPH04237348 A JP H04237348A JP 542091 A JP542091 A JP 542091A JP 542091 A JP542091 A JP 542091A JP H04237348 A JPH04237348 A JP H04237348A
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- Japan
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- memory
- address
- area
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵが直接アドレスで
きるアドレス空間を越える領域を持つ大容量メモリを、
ＣＰＵが有効に使用するためのメモリアクセス装置に関
する。なお以下各図において同一の符号は同一もしくは
相当部分を示す。
きるアドレス空間を越える領域を持つ大容量メモリを、
ＣＰＵが有効に使用するためのメモリアクセス装置に関
する。なお以下各図において同一の符号は同一もしくは
相当部分を示す。
【０００２】
【従来の技術】従来ＣＰＵが直接アドレスできるアドレ
ス空間を越えて領域が拡張されているメモリを使用する
方法としては、この拡張領域をＣＰＵのアドレス空間に
切換えて嵌込む、いわゆるバンク切換方式が用いられて
いる。図４（ａ）はこのバンク切換方式によるメモリ領
域の拡張を可能とするシステムの構成例を示す。同図（
ａ）において１００は８ビットおよび１６ビットのデー
タを取扱うことの可能なマイクロプロセッサ（μＣＰＵ
とも略記する）で、Ａ０〜Ａ１９の２０本（ビット）の
アドレス線を備えることで１Ｍバイトのアドレス空間を
持つものとする。そしてこの例ではμＣＰＵ１００は自
身のメモリ空間内に変数を割付けるメモリとしてのＲＡ
Ｍ１０１、ハードウェア制御のための入出力データを一
時的に格納するメモリとしてのレジスタ１０２、プログ
ラムを格納するメモリとしてのＲＯＭ１０３、大規模な
データやファイル等を格納するメモリとしての＃１〜＃
３の夫々等容量の３個のバンクメモリ１０４，１０５，
１０６を備えている。なお１０８は２０ビット巾のアド
レスバス，１０９は１６ビット巾のデータバス，１０７
はバンクメモリ１０４〜１０６の１つを選択してバスに
接続するためのバンク切換器である。
ス空間を越えて領域が拡張されているメモリを使用する
方法としては、この拡張領域をＣＰＵのアドレス空間に
切換えて嵌込む、いわゆるバンク切換方式が用いられて
いる。図４（ａ）はこのバンク切換方式によるメモリ領
域の拡張を可能とするシステムの構成例を示す。同図（
ａ）において１００は８ビットおよび１６ビットのデー
タを取扱うことの可能なマイクロプロセッサ（μＣＰＵ
とも略記する）で、Ａ０〜Ａ１９の２０本（ビット）の
アドレス線を備えることで１Ｍバイトのアドレス空間を
持つものとする。そしてこの例ではμＣＰＵ１００は自
身のメモリ空間内に変数を割付けるメモリとしてのＲＡ
Ｍ１０１、ハードウェア制御のための入出力データを一
時的に格納するメモリとしてのレジスタ１０２、プログ
ラムを格納するメモリとしてのＲＯＭ１０３、大規模な
データやファイル等を格納するメモリとしての＃１〜＃
３の夫々等容量の３個のバンクメモリ１０４，１０５，
１０６を備えている。なお１０８は２０ビット巾のアド
レスバス，１０９は１６ビット巾のデータバス，１０７
はバンクメモリ１０４〜１０６の１つを選択してバスに
接続するためのバンク切換器である。
【０００３】ここでＲＡＭ１０１，レジスタ１０２，Ｒ
ＯＭ１０３はμＣＰＵ１００から常時直接アクセス可能
な常駐領域となっているが、バンクメモリ１０４〜１０
６については、μＣＰＵ１００がこの３つのバンクメモ
リを全て収容できる残りのメモリ空間を持っていないた
め、バンク切換器１０７によってバンクメモリ１０４〜
１０６の１つを選択することにより、その選択されたバ
ンクメモリがμＣＰＵ１００のメモリ空間内で直接アド
レスされることになる。
ＯＭ１０３はμＣＰＵ１００から常時直接アクセス可能
な常駐領域となっているが、バンクメモリ１０４〜１０
６については、μＣＰＵ１００がこの３つのバンクメモ
リを全て収容できる残りのメモリ空間を持っていないた
め、バンク切換器１０７によってバンクメモリ１０４〜
１０６の１つを選択することにより、その選択されたバ
ンクメモリがμＣＰＵ１００のメモリ空間内で直接アド
レスされることになる。
【０００４】図４（ｂ）は同図（ａ）のμＣＰＵ１００
のアドレス空間の割付（メモリマップ）の例を示す。こ
の場合、１Ｍバイトの空間１１０を各々２５６Ｋバイト
の４つの領域１１１〜１１４に分割し、この領域１１１
をＲＡＭ１０１のアドレス領域に、領域１１２をバンク
メモリ１０４〜１０６を割付ける領域に、領域１１３を
ハードウェア制御のためのレジスタ１０２の領域に、ま
た領域１１４をプログラムを格納するＲＯＭ１０３の領
域に夫々、割付けている。
のアドレス空間の割付（メモリマップ）の例を示す。こ
の場合、１Ｍバイトの空間１１０を各々２５６Ｋバイト
の４つの領域１１１〜１１４に分割し、この領域１１１
をＲＡＭ１０１のアドレス領域に、領域１１２をバンク
メモリ１０４〜１０６を割付ける領域に、領域１１３を
ハードウェア制御のためのレジスタ１０２の領域に、ま
た領域１１４をプログラムを格納するＲＯＭ１０３の領
域に夫々、割付けている。
【０００５】
【発明が解決しようとする課題】図４のような従来構成
において、ＲＡＭ１０１、ＲＯＭ１０３、バンクメモリ
１０４，１０５，１０６は、各々分離されたメモリチッ
プから構成されていた。即ち例えばＲＡＭ１０１，バン
クメモリ１０４〜１０６は夫々８ビット×６４ＫのＲＡ
Ｍｉｃ４個より構成され、ＲＯＭ１０３は８ビット×１
２８ＫのＲＯＭｉｃ×２個により構成され、またレジス
タ１０２はグラフィッス画面用のフレームメモリ等によ
って構成されていた。このようにして図４の例ではＲＡ
Ｍ１０１とバンクメモリ１０４〜１０６を構成するのに
計１６個のＲＡＭｉｃが必要であった。
において、ＲＡＭ１０１、ＲＯＭ１０３、バンクメモリ
１０４，１０５，１０６は、各々分離されたメモリチッ
プから構成されていた。即ち例えばＲＡＭ１０１，バン
クメモリ１０４〜１０６は夫々８ビット×６４ＫのＲＡ
Ｍｉｃ４個より構成され、ＲＯＭ１０３は８ビット×１
２８ＫのＲＯＭｉｃ×２個により構成され、またレジス
タ１０２はグラフィッス画面用のフレームメモリ等によ
って構成されていた。このようにして図４の例ではＲＡ
Ｍ１０１とバンクメモリ１０４〜１０６を構成するのに
計１６個のＲＡＭｉｃが必要であった。
【０００６】近年、ＲＡＭｉｃの大容量化が著しく、８
ビット×５１２Ｋ，４ビット×１ＭなどのＲＡＭｉｃが
出現して、価格／ビットは大幅にダウンしている。しか
し従来の構成においては、各々の領域１１１，１１２に
ＲＡＭｉｃを個別に割付けているため、８ビット×１２
８Ｋ以上の安価なＲＡＭｉｃが出現したとしても採用メ
リットが少ない。例えばＲＡＭ１０１に８ビット×５１
２ＫのＲＡＭｉｃを使用するものとすると、データ巾１
６ビットのため２個使用し、そのアドレス空間１Ｍバイ
トのうち２５６Ｋバイト分のみを使用することになり、
３／４のメモリ容量を無駄にすることになる。そこで本
発明は上記の問題を解消し、μＣＰＵが管理可能なサイ
ズを越える大容量ＲＡＭｉｃを有効利用するためのメモ
リアクセス装置を提供することを課題とする。
ビット×５１２Ｋ，４ビット×１ＭなどのＲＡＭｉｃが
出現して、価格／ビットは大幅にダウンしている。しか
し従来の構成においては、各々の領域１１１，１１２に
ＲＡＭｉｃを個別に割付けているため、８ビット×１２
８Ｋ以上の安価なＲＡＭｉｃが出現したとしても採用メ
リットが少ない。例えばＲＡＭ１０１に８ビット×５１
２ＫのＲＡＭｉｃを使用するものとすると、データ巾１
６ビットのため２個使用し、そのアドレス空間１Ｍバイ
トのうち２５６Ｋバイト分のみを使用することになり、
３／４のメモリ容量を無駄にすることになる。そこで本
発明は上記の問題を解消し、μＣＰＵが管理可能なサイ
ズを越える大容量ＲＡＭｉｃを有効利用するためのメモ
リアクセス装置を提供することを課題とする。
【０００７】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１のメモリアクセス装置は、『ＣＰＵ（１
００など）が直接管理可能なメモリ空間を越えてメモリ
を持つコンピュータシステムにおいて、前記ＣＰＵのメ
モリ空間を越える領域を含み、必要とするメモリ総容量
を持ち、かつアドレスの連続するメモリモジュール（大
容量ＲＡＭｉｃ１３０など）、前記ＣＰＵとメモリモジ
ュールとの間に設けられ、前記ＣＰＵからのアドレス（
アドレスバス１０８のＡ１８，Ａ１９など）と領域を示
すデータ（データバス１０９を介しバンク選択レジスタ
１２２に設定されるデータＢ１，Ｂ０など）とを入力し
たうえ、（変換テーブル１２３などを介し）前記メモリ
モジュールに対するアドレス（ＲＡＭアドレスバス１２
１中のＲＡ１８，ＲＡ１９，チップセレクト信号（反転
ＣＳ）など）に変換して出力するアドレス変換手段（ア
ドレス変換器１２０など）、を備えた』ものとし、また
めに、請求項１のメモリアクセス装置は、『ＣＰＵ（１
００など）が直接管理可能なメモリ空間を越えてメモリ
を持つコンピュータシステムにおいて、前記ＣＰＵのメ
モリ空間を越える領域を含み、必要とするメモリ総容量
を持ち、かつアドレスの連続するメモリモジュール（大
容量ＲＡＭｉｃ１３０など）、前記ＣＰＵとメモリモジ
ュールとの間に設けられ、前記ＣＰＵからのアドレス（
アドレスバス１０８のＡ１８，Ａ１９など）と領域を示
すデータ（データバス１０９を介しバンク選択レジスタ
１２２に設定されるデータＢ１，Ｂ０など）とを入力し
たうえ、（変換テーブル１２３などを介し）前記メモリ
モジュールに対するアドレス（ＲＡＭアドレスバス１２
１中のＲＡ１８，ＲＡ１９，チップセレクト信号（反転
ＣＳ）など）に変換して出力するアドレス変換手段（ア
ドレス変換器１２０など）、を備えた』ものとし、また
【０００８】請求項２のメモリアクセス装置では、請求
項１に記載のメモリアクセス装置において、『前記アド
レス変換手段は、前記メモリモジュールが前記ＣＰＵに
とっての常駐領域を持ち、かつ前記ＣＰＵがこの常駐領
域に対するアドレスを発したときは、前記領域を示すデ
ータを無視し、この常駐領域に対するアドレスを変換出
力するものである』ようにするものとする。
項１に記載のメモリアクセス装置において、『前記アド
レス変換手段は、前記メモリモジュールが前記ＣＰＵに
とっての常駐領域を持ち、かつ前記ＣＰＵがこの常駐領
域に対するアドレスを発したときは、前記領域を示すデ
ータを無視し、この常駐領域に対するアドレスを変換出
力するものである』ようにするものとする。
【０００９】
【作 用】大きな連続した空間をもつＲＡＭｉｃを空
間分割し、この空間内にμＣＰＵにとっての常駐領域を
設けるほかに、残りの領域を複数の非常駐領域として利
用する。そしてこのためにμＣＰＵと大容量ＲＡＭｉｃ
間にバンク切換機能を持つアドレス変換器を置く。
間分割し、この空間内にμＣＰＵにとっての常駐領域を
設けるほかに、残りの領域を複数の非常駐領域として利
用する。そしてこのためにμＣＰＵと大容量ＲＡＭｉｃ
間にバンク切換機能を持つアドレス変換器を置く。
【００１０】
【実施例】次に図１ないし図３に基づいて本発明の実施
例を説明する。図１は本発明の一実施例としてのシステ
ム構成図で図４の機能を本発明で実現する例である。図
１において１３０は８ビット×５１２ＫのＲＡＭ２個（
メモリ空間１Ｍバイト）からなる大容量ＲＡＭｉｃで、
この内部は２５６Ｋバイトずつの４つの領域１３１〜１
３４に区分され、アドレス０００００〜３ＦＦＦＦの領
域１３１は図４（ａ）のＲＡＭ１０１に対応する常駐の
ＲＡＭ領域に、残りの領域１３２，１３２，１３３はそ
れぞれ図４（ａ）のバンクメモリ１０４〜１０６に対応
する非常駐の＃１〜＃３のバンクメモリ領域に割付けら
れている。そして図４と同等の機能を実現するために図
１ではμＣＰＵ１００と大容量ＲＡＭｉｃ１３０との間
にアドレス変換器１２０を設けている。
例を説明する。図１は本発明の一実施例としてのシステ
ム構成図で図４の機能を本発明で実現する例である。図
１において１３０は８ビット×５１２ＫのＲＡＭ２個（
メモリ空間１Ｍバイト）からなる大容量ＲＡＭｉｃで、
この内部は２５６Ｋバイトずつの４つの領域１３１〜１
３４に区分され、アドレス０００００〜３ＦＦＦＦの領
域１３１は図４（ａ）のＲＡＭ１０１に対応する常駐の
ＲＡＭ領域に、残りの領域１３２，１３２，１３３はそ
れぞれ図４（ａ）のバンクメモリ１０４〜１０６に対応
する非常駐の＃１〜＃３のバンクメモリ領域に割付けら
れている。そして図４と同等の機能を実現するために図
１ではμＣＰＵ１００と大容量ＲＡＭｉｃ１３０との間
にアドレス変換器１２０を設けている。
【００１１】図２はこのアドレス変換器１２０の構成を
示すブロック図である。即ちアドレス変換器１２０はバ
ンク選択レジスタ１２２と変換テーブル１２３とから構
成される。ここでアドレス変換器１２０はμＣＰＵ１０
０からデータバス１０９を介し、バンクレジスタ書込信
号１２４のタイミングでバンクメモリの選択を受け、バ
ンク選択レジスタ１２２に記憶する。この例では、バン
ク選択レジスタ１２２は２ビットのレジスタで構成され
る。変換テーブル１２３はバンク選択レジスタ１２２の
出力データＢ１，Ｂ０およびアドレスバス１０８中の最
上位２ビットＡ１９，Ａ１８を入力して大容量ＲＡＭｉ
ｃに対するアドレスバス１２１中のチップセレクト信号
（つまり大容量ＲＡＭｉｃ１３０を有効，無効にする信
号，符号は反転ＣＳ）および最上位２ビットのアドレス
信号ＲＡ１９，ＲＡ１８を出力する。またμＣＰＵ１０
０のアドレスバス１０８中の下位側１８ビットＡ０〜Ａ
１７はそのまま大容量ＲＡＭｉｃ１３０のアドレスバス
１２１中の下位側１８ビットＲＡ０〜ＲＡ１７向けとし
て出力される。
示すブロック図である。即ちアドレス変換器１２０はバ
ンク選択レジスタ１２２と変換テーブル１２３とから構
成される。ここでアドレス変換器１２０はμＣＰＵ１０
０からデータバス１０９を介し、バンクレジスタ書込信
号１２４のタイミングでバンクメモリの選択を受け、バ
ンク選択レジスタ１２２に記憶する。この例では、バン
ク選択レジスタ１２２は２ビットのレジスタで構成され
る。変換テーブル１２３はバンク選択レジスタ１２２の
出力データＢ１，Ｂ０およびアドレスバス１０８中の最
上位２ビットＡ１９，Ａ１８を入力して大容量ＲＡＭｉ
ｃに対するアドレスバス１２１中のチップセレクト信号
（つまり大容量ＲＡＭｉｃ１３０を有効，無効にする信
号，符号は反転ＣＳ）および最上位２ビットのアドレス
信号ＲＡ１９，ＲＡ１８を出力する。またμＣＰＵ１０
０のアドレスバス１０８中の下位側１８ビットＡ０〜Ａ
１７はそのまま大容量ＲＡＭｉｃ１３０のアドレスバス
１２１中の下位側１８ビットＲＡ０〜ＲＡ１７向けとし
て出力される。
【００１２】図３は変換テーブル１２３の変換の真理値
表を示す。即ちバンク選択レジスタ１２２の出力データ
（Ｂ１，Ｂ０）の値が（０，１）で＃１バンクメモリを
、同じく（１，０）で＃２バンクメモリを、同じく（１
，１）で＃３バンクメモリを夫々選択するものとする。 またμＣＰＵ１００のアドレスバスＡ１９，Ａ１８が共
に“０”のときは、データバス１０９の値、従ってバン
ク選択レジスタ１２２の出力値Ｂ１，Ｂ０に無関係に大
容量ＲＡＭｉｃ１３０が選択され（チップセレクト信号
（反転ＣＳ）が“１”）、かつＲＡＭアドレスバス１２
１の最上位アドレスＡ１９，Ａ１８が共に“０”となっ
て大容量ＲＡＭｉｃ１３０内のＲＡＭ領域１３１がアク
セスされる。これにより、大容量ＲＡＭｉｃ１３０を常
駐，非常駐のメモリ領域を共に備え、かつμＣＰＵ１０
０から非連続なメモリとして有効に使用できる。図１は
図４の従来構成と機能面で等価であり、使用する大容量
ＲＡＭｉｃを８ビット×５１２Ｋとしたとき、従来での
８ビット×６４ＫのＲＡＭｉｃのチップ１６個から２個
のチップに削減でき、メモリの小型化，低価格化ができ
る。
表を示す。即ちバンク選択レジスタ１２２の出力データ
（Ｂ１，Ｂ０）の値が（０，１）で＃１バンクメモリを
、同じく（１，０）で＃２バンクメモリを、同じく（１
，１）で＃３バンクメモリを夫々選択するものとする。 またμＣＰＵ１００のアドレスバスＡ１９，Ａ１８が共
に“０”のときは、データバス１０９の値、従ってバン
ク選択レジスタ１２２の出力値Ｂ１，Ｂ０に無関係に大
容量ＲＡＭｉｃ１３０が選択され（チップセレクト信号
（反転ＣＳ）が“１”）、かつＲＡＭアドレスバス１２
１の最上位アドレスＡ１９，Ａ１８が共に“０”となっ
て大容量ＲＡＭｉｃ１３０内のＲＡＭ領域１３１がアク
セスされる。これにより、大容量ＲＡＭｉｃ１３０を常
駐，非常駐のメモリ領域を共に備え、かつμＣＰＵ１０
０から非連続なメモリとして有効に使用できる。図１は
図４の従来構成と機能面で等価であり、使用する大容量
ＲＡＭｉｃを８ビット×５１２Ｋとしたとき、従来での
８ビット×６４ＫのＲＡＭｉｃのチップ１６個から２個
のチップに削減でき、メモリの小型化，低価格化ができ
る。
【００１３】なお以上の実施例では変換テーブル１２３
の入力，出力として１Ｍバイト空間の最上位ビットＡ１
９，Ａ１８を採用したが、スタチック形のＲＡＭｉｃを
使用するにあたっては、任意の２ビットをとることがで
きる。但し、この場合、大容量ＲＡＭｉｃ１３０中の領
域１３１〜１３４は塊となって存在せず、各所に散在す
る形となる。なおまた上記の説明ではメモリ１３０に対
する読出し、書込みに関する信号は省略してある。
の入力，出力として１Ｍバイト空間の最上位ビットＡ１
９，Ａ１８を採用したが、スタチック形のＲＡＭｉｃを
使用するにあたっては、任意の２ビットをとることがで
きる。但し、この場合、大容量ＲＡＭｉｃ１３０中の領
域１３１〜１３４は塊となって存在せず、各所に散在す
る形となる。なおまた上記の説明ではメモリ１３０に対
する読出し、書込みに関する信号は省略してある。
【００１４】
【発明の効果】請求項１に関わる発明によれば、μＣＰ
Ｕ１００が直接管理可能なメモリ空間を越えてメモリを
持つコンピュータシステムにおいて、前記μＣＰＵ１０
０のメモリ空間を越える領域を含み、必要とするメモリ
総容量を持ち、かつアドレスの連続するメモリモジュー
ルとしての大容量ＲＡＭｉｃ１３０、前記μＣＰＵ１０
０とメモリモジュール１３０との間に設けられ、前記μ
ＣＰＵ１００からのアドレス（アドレスバス１０８のＡ
１８，Ａ１９）と領域を示すデータ（データバス１０９
を介しバンク選択レジスタ１２２に設定されるデータＢ
１，Ｂ０）とを入力したうえ、変換テーブル１２３を介
し前記メモリモジュール１３０に対するアドレス（ＲＡ
Ｍアドレスバス１２１中のＲＡ１８，ＲＡ１９，チップ
セレクト信号（反転ＣＳ））に変換して出力するアドレ
ス変換器１２０、を備えるようにし、また
Ｕ１００が直接管理可能なメモリ空間を越えてメモリを
持つコンピュータシステムにおいて、前記μＣＰＵ１０
０のメモリ空間を越える領域を含み、必要とするメモリ
総容量を持ち、かつアドレスの連続するメモリモジュー
ルとしての大容量ＲＡＭｉｃ１３０、前記μＣＰＵ１０
０とメモリモジュール１３０との間に設けられ、前記μ
ＣＰＵ１００からのアドレス（アドレスバス１０８のＡ
１８，Ａ１９）と領域を示すデータ（データバス１０９
を介しバンク選択レジスタ１２２に設定されるデータＢ
１，Ｂ０）とを入力したうえ、変換テーブル１２３を介
し前記メモリモジュール１３０に対するアドレス（ＲＡ
Ｍアドレスバス１２１中のＲＡ１８，ＲＡ１９，チップ
セレクト信号（反転ＣＳ））に変換して出力するアドレ
ス変換器１２０、を備えるようにし、また
【００１５】
請求項２に関わる発明によれば、請求項１のメモリアク
セス装置において、前記アドレス変換器１２０は、前記
メモリモジュール１３０が前記μＣＰＵ１００にとって
の常駐領域を持ち、かつ前記μＣＰＵ１００がこの常駐
領域に対するアドレスを発したときは、前記領域を示す
データを無視し、この常駐領域に対するアドレスを変換
出力するようにしたので、以下の効果を得ることができ
る。１）大容量ＲＡＭｉｃを使用することにより、シス
テムのスペースを削減し、装置の小型化ができる。２）
（１）によりメモリ全体のコストの低減ができる。
請求項２に関わる発明によれば、請求項１のメモリアク
セス装置において、前記アドレス変換器１２０は、前記
メモリモジュール１３０が前記μＣＰＵ１００にとって
の常駐領域を持ち、かつ前記μＣＰＵ１００がこの常駐
領域に対するアドレスを発したときは、前記領域を示す
データを無視し、この常駐領域に対するアドレスを変換
出力するようにしたので、以下の効果を得ることができ
る。１）大容量ＲＡＭｉｃを使用することにより、シス
テムのスペースを削減し、装置の小型化ができる。２）
（１）によりメモリ全体のコストの低減ができる。
【図１】本発明の一実施例としてのシステム構成を示す
ブロック図
ブロック図
【図２】図１におけるアドレス変換器の構成の実施例を
示すブロック回路図
示すブロック回路図
【図３】図２における変換テーブルの真理値表を示す図
【図４】図１に対応する従来の構成を示すブロック図
１００ μＣＰＵ
１０２ レジスタ
１０３ ＲＯＭ
１０８ アドレスバス
１０９ データバス
１２０ アドレス変換器
１２１ ＲＡＭアドレスバス
１２２ バンク選択レジスタ
１２３ 変換テーブル
１２４ バンクレジスタライト信号１３０
大容量ＲＡＭ １３１ 常駐ＲＡＭ領域
大容量ＲＡＭ １３１ 常駐ＲＡＭ領域
Claims (2)
- 【請求項１】ＣＰＵが直接管理可能なメモリ空間を越え
てメモリを持つコンピュータシステムにおいて、前記Ｃ
ＰＵのメモリ空間を越える領域を含み、必要とするメモ
リ総容量を持ち、かつアドレスの連続するメモリモジュ
ール、前記ＣＰＵとメモリモジュールとの間に設けられ
、前記ＣＰＵからのアドレスと領域を示すデータとを入
力したうえ、前記メモリモジュールに対するアドレスに
変換して出力するアドレス変換手段、を備えたことを特
徴とするメモリアクセス装置。 - 【請求項２】請求項１に記載のメモリアクセス装置にお
いて、前記アドレス変換手段は、前記メモリモジュール
が前記ＣＰＵにとっての常駐領域を持ち、かつ前記ＣＰ
Ｕがこの常駐領域に対するアドレスを発したときは、前
記領域を示すデータを無視し、この常駐領域に対するア
ドレスを変換出力するものであることを特徴とするメモ
リアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP542091A JPH04237348A (ja) | 1991-01-22 | 1991-01-22 | メモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP542091A JPH04237348A (ja) | 1991-01-22 | 1991-01-22 | メモリアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237348A true JPH04237348A (ja) | 1992-08-25 |
Family
ID=11610669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP542091A Pending JPH04237348A (ja) | 1991-01-22 | 1991-01-22 | メモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237348A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766436B2 (en) | 2001-06-05 | 2004-07-20 | Hitachi, Ltd. | Data processor having an address translation circuit |
-
1991
- 1991-01-22 JP JP542091A patent/JPH04237348A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766436B2 (en) | 2001-06-05 | 2004-07-20 | Hitachi, Ltd. | Data processor having an address translation circuit |
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