JPS595645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS595645A JPS595645A JP57114717A JP11471782A JPS595645A JP S595645 A JPS595645 A JP S595645A JP 57114717 A JP57114717 A JP 57114717A JP 11471782 A JP11471782 A JP 11471782A JP S595645 A JPS595645 A JP S595645A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- substrate
- film
- wall
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/018—Manufacture or treatment of isolation regions comprising dielectric materials using selective deposition of crystalline silicon, e.g. using epitaxial growth of silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法に係り、特に半導体装置
の素子間分離方法に関する−０（２）技術の背景 近時、ＬＳＩ等の高密度化に伴ワて半導体素子間の分離
を極めて微細に行う技術の確立が要望されている。
の素子間分離方法に関する−０（２）技術の背景 近時、ＬＳＩ等の高密度化に伴ワて半導体素子間の分離
を極めて微細に行う技術の確立が要望されている。
半導体素子を高度に集積化したＬＳＩ等ではパターン描
画については微細加工技術の進歩によりその精度は向上
しているが素子間分離を行うアイソレーション技術につ
いてはその分離壁の幅が２〜５μｍと大きく高密度化の
ためのネックとなっていた。
画については微細加工技術の進歩によりその精度は向上
しているが素子間分離を行うアイソレーション技術につ
いてはその分離壁の幅が２〜５μｍと大きく高密度化の
ためのネックとなっていた。
（３）従来技術と問題点
素子間分離の方法としては、一般にはＰＮ接合と絶縁物
による方法が広く提案されている。すなわちＰＮ接合分
離方法は多くの方法が提案され、例えばＰ型基板等では
基板上にＮ＋拡散層を埋込むＮ＋埋込み拡散方法 Ｎ＋
埋込みエピタキシャル層をＰ型基板等に埋込むＮ＋埋込
みエピタキシャル方法、或いはＰ型基板上にＮ＋エピタ
キシャル層とＮエピタキシャル層を二重に積んでエピタ
キシャル層にＰ１拡散を行って素子分離を行う二重エピ
タキシャル方法等があり、これらは例えばＮ型エピタキ
シャル層にＰ＋拡散を行って素子分離する際のＰ＋拡散
壁が大きくなる。
による方法が広く提案されている。すなわちＰＮ接合分
離方法は多くの方法が提案され、例えばＰ型基板等では
基板上にＮ＋拡散層を埋込むＮ＋埋込み拡散方法 Ｎ＋
埋込みエピタキシャル層をＰ型基板等に埋込むＮ＋埋込
みエピタキシャル方法、或いはＰ型基板上にＮ＋エピタ
キシャル層とＮエピタキシャル層を二重に積んでエピタ
キシャル層にＰ１拡散を行って素子分離を行う二重エピ
タキシャル方法等があり、これらは例えばＮ型エピタキ
シャル層にＰ＋拡散を行って素子分離する際のＰ＋拡散
壁が大きくなる。
更に絶縁分離方法として最も簡単なものは例えばＰ型の
絶縁基板上にＮ＋シリコン及びＮシリコンを二重にエピ
タキシャル成長させ、該エピタキシャル成長層の表面よ
り絶縁基板まで分離壁をＰ型に選択エツチングするよう
なものが知られている。
絶縁基板上にＮ＋シリコン及びＮシリコンを二重にエピ
タキシャル成長させ、該エピタキシャル成長層の表面よ
り絶縁基板まで分離壁をＰ型に選択エツチングするよう
なものが知られている。
この場合もＰ型の分離壁の幅は極めて大きい。
第１図は上記したＰＮ接合分離方法と絶縁分離方法の長
所を生かした混合方式による素子分離方法を示すもので
あるが、まずＰ型のシリコン基板１上にＮ＋９９１７層
２及びＮ９９３７層３をエピタキシャル成長させ、表面
にＳ’１０２膜９を形成し、素子分離すべき領域をはさ
んでシリコン層２．３にＶ型の分Ｍ壁５となる選択エツ
チングを行う（第１図（ａ））。
所を生かした混合方式による素子分離方法を示すもので
あるが、まずＰ型のシリコン基板１上にＮ＋９９１７層
２及びＮ９９３７層３をエピタキシャル成長させ、表面
にＳ’１０２膜９を形成し、素子分離すべき領域をはさ
んでシリコン層２．３にＶ型の分Ｍ壁５となる選択エツ
チングを行う（第１図（ａ））。
次に多結晶Ｎ６をＶ型のエツチングした分離壁５とシリ
コンＮ３上のＳｉｏ２膜４の上に成長させる（第１図（
ｂ）） 次に８１０２膜上の多結晶層を除去して素子分離壁とし
て■溝内に多結晶シリコン等のつまった分離壁５が完成
する（第１図（Ｃ））。この場合Ｖ溝内の多結晶に空洞
６を生じたり、■溝幅りを小さくすることができず２〜
３μｍの幅とするのが限（４）発明の目的 本発明は上記の欠点に鑑み、基板上にナイトライド膜を
形成し、次に多結晶シリコン層を形成して酸化処理を施
して、該多結晶シリコン壁に形成した酸化膜のみ残して
該酸化膜壁を素子分離壁とし、分離壁形成後にシリコン
をエピタキシャル成長させて幅狭の素子間分離壁を得る
ようにした半導体装置の製造方法を提供することを目的
とするものである。
コンＮ３上のＳｉｏ２膜４の上に成長させる（第１図（
ｂ）） 次に８１０２膜上の多結晶層を除去して素子分離壁とし
て■溝内に多結晶シリコン等のつまった分離壁５が完成
する（第１図（Ｃ））。この場合Ｖ溝内の多結晶に空洞
６を生じたり、■溝幅りを小さくすることができず２〜
３μｍの幅とするのが限（４）発明の目的 本発明は上記の欠点に鑑み、基板上にナイトライド膜を
形成し、次に多結晶シリコン層を形成して酸化処理を施
して、該多結晶シリコン壁に形成した酸化膜のみ残して
該酸化膜壁を素子分離壁とし、分離壁形成後にシリコン
をエピタキシャル成長させて幅狭の素子間分離壁を得る
ようにした半導体装置の製造方法を提供することを目的
とするものである。
（５）発明の構成
そして上記目的は本発明によれば、基板上にナイトライ
ド膜を形成し、該ナイトライド膜上に多結晶シリコンを
形成して該多結晶シリコンの表面を酸化し、エツチング
により該多結晶シリコン側面の酸化膜壁のみを残して基
板表面を露出させた後に、該基板上にエピタキシャル成
長を行うことを特徴とする半導体装置の製造方法を提供
することによって達成される。
ド膜を形成し、該ナイトライド膜上に多結晶シリコンを
形成して該多結晶シリコンの表面を酸化し、エツチング
により該多結晶シリコン側面の酸化膜壁のみを残して基
板表面を露出させた後に、該基板上にエピタキシャル成
長を行うことを特徴とする半導体装置の製造方法を提供
することによって達成される。
（６）発明の実施例
本発明の一実施例を第２図について説明する。
第２図＋ａ）乃至（１）は本発明の半導体素子の素子間
分離壁の製造工程を示す側断面図であり、本実施例はＭ
Ｏ３型集積回路の素子間分離に適用した場合の態様であ
るが、基板及びエピタキシャル層の導電型を変えればバ
イポーラ型にも適用可である。
分離壁の製造工程を示す側断面図であり、本実施例はＭ
Ｏ３型集積回路の素子間分離に適用した場合の態様であ
るが、基板及びエピタキシャル層の導電型を変えればバ
イポーラ型にも適用可である。
まず第２図（８）に示すように、シリコン等の絶縁基板
１として濃くドープされたＰ＋型を選択し、該基板上に
５ｉ３Ｎａ （以下ナイトライドと記す）膜７を略１
０００酸化に形成し、次に第２図（ｂ）に示すように該
ナイトライド膜２上に多結晶シリコン層８を少なくとも
０．５μｍ厚程度にＣＶＤ等で形成する。該多結晶シリ
コン層８の厚さは素子分離壁の高さく深さ）と同一寸法
になるので、例えばＭＯ３型トランジスタでは０．−５
〜１μｍ、バイポーラ型トランジスタでは１〜２μｍ程
度に選択する。
１として濃くドープされたＰ＋型を選択し、該基板上に
５ｉ３Ｎａ （以下ナイトライドと記す）膜７を略１
０００酸化に形成し、次に第２図（ｂ）に示すように該
ナイトライド膜２上に多結晶シリコン層８を少なくとも
０．５μｍ厚程度にＣＶＤ等で形成する。該多結晶シリ
コン層８の厚さは素子分離壁の高さく深さ）と同一寸法
になるので、例えばＭＯ３型トランジスタでは０．−５
〜１μｍ、バイポーラ型トランジスタでは１〜２μｍ程
度に選択する。
次に第２図（Ｃ１に示すように多結晶シリコン層８の表
面に例えばウェット酸素中で熱酸化処理を行うことで多
結晶シリコンＮ８上、にほぼ１０００人厚の酸化膜９ａ
を形成する。なお、多結晶シリコン層８の厚み方向の側
壁に形成された酸化膜９ｃが本発明の分離壁となる部分
である。さらに酸化処理時間によって酸化１ｉ９ａ、９
ｃの厚みがコントロールされるので、これらの厚みｔを
１μｍ以下と選択することは極めて容易である。またナ
イトライド膜７上にも薄い酸化膜９ｂが形成されるが、
これは Ｓ ｉ ３ Ｎ ａ ＋ ３０２−シ３ Ｓ ｉ Ｏ２
＋ ２ Ｎ ２によって形成されたものである。
面に例えばウェット酸素中で熱酸化処理を行うことで多
結晶シリコンＮ８上、にほぼ１０００人厚の酸化膜９ａ
を形成する。なお、多結晶シリコン層８の厚み方向の側
壁に形成された酸化膜９ｃが本発明の分離壁となる部分
である。さらに酸化処理時間によって酸化１ｉ９ａ、９
ｃの厚みがコントロールされるので、これらの厚みｔを
１μｍ以下と選択することは極めて容易である。またナ
イトライド膜７上にも薄い酸化膜９ｂが形成されるが、
これは Ｓ ｉ ３ Ｎ ａ ＋ ３０２−シ３ Ｓ ｉ Ｏ２
＋ ２ Ｎ ２によって形成されたものである。
次に第２図（ｄｉに示すように多結晶シリコンＮ８及び
ナイトライド膜７上に形成した酸化膜９ａ。
ナイトライド膜７上に形成した酸化膜９ａ。
９ｂをリアクティブ・イオン・エツチング法によってエ
ツチングして多結晶シリコン層８の側壁部の酸化膜９Ｇ
のみを残す。
ツチングして多結晶シリコン層８の側壁部の酸化膜９Ｇ
のみを残す。
次に第２図ｔｅ＋に示すように多結晶シリコン層８をエ
ツチングにより選択的に取り除く。
ツチングにより選択的に取り除く。
更に第２図（ｆｌに示すように酸化膜９ｃをマスクして
基板１上のナイトライド膜７をエツチングする。このと
き、シリコン酸化膜９の下のナイトライド膜７ａは残る
。こうして、例えば０．１μｍ程度の細幅の分離壁１０
が形成される。
基板１上のナイトライド膜７をエツチングする。このと
き、シリコン酸化膜９の下のナイトライド膜７ａは残る
。こうして、例えば０．１μｍ程度の細幅の分離壁１０
が形成される。
次に第２図（ｇ）に示すようにＰ型のシリコンをエピタ
キシャル成長させたエピタキシャルｉｌｌが形成される
。このＰ型エピタキシャルＮ１１の島内にＮチャンネル
型ＭＯ３）ランジスタが常法により形成されるが、Ｐ＋
型基板１は完成後はチャンネルストッパとしての機能を
果す。
キシャル成長させたエピタキシャルｉｌｌが形成される
。このＰ型エピタキシャルＮ１１の島内にＮチャンネル
型ＭＯ３）ランジスタが常法により形成されるが、Ｐ＋
型基板１は完成後はチャンネルストッパとしての機能を
果す。
第２図Ｔｈｌ及び＋１１はＭＯ３型トランジスタ及びバ
イポーラ型トランジスタに本発明の素子分離法を通用し
た実施例を示ずものであり、分離壁１０゜１０間にエピ
タキシャル成長させたシリコン内に通寓の製造工程に従
ってＭＯ３型トランジスタのソースＳ、ドレインＤ、ゲ
ートＧ並びにバイポーラ型トランジスタのエミッタＥ、
コレクタＣ，ヘースＢを形成したものである。バイポー
ラ型の場合は基板１はＰ型とし、その上にコレクタ埋没
層とするＮ＋型及びコレクタ層とするＮ型エピタキシャ
ル層を順次形成しである。基板１はサファイヤのような
絶縁物単結晶基板であってもよい。
イポーラ型トランジスタに本発明の素子分離法を通用し
た実施例を示ずものであり、分離壁１０゜１０間にエピ
タキシャル成長させたシリコン内に通寓の製造工程に従
ってＭＯ３型トランジスタのソースＳ、ドレインＤ、ゲ
ートＧ並びにバイポーラ型トランジスタのエミッタＥ、
コレクタＣ，ヘースＢを形成したものである。バイポー
ラ型の場合は基板１はＰ型とし、その上にコレクタ埋没
層とするＮ＋型及びコレクタ層とするＮ型エピタキシャ
ル層を順次形成しである。基板１はサファイヤのような
絶縁物単結晶基板であってもよい。
なお、上記構成においては、基板１に突出させた分離壁
１０はシリコン酸化シリコン９Ｃ部分とナイトライド膜
７ａ部分で構成されるが、ナイトライド膜への電荷の捕
獲によって発生するキャリヤは基板自体が濃くドープし
たＰ＋型であるためＮ型反転チャンネル形成にはほとん
ど影響がなく、むしろナトリウムイオン等の汚染物質の
拡散を低減させる効果を有する。
１０はシリコン酸化シリコン９Ｃ部分とナイトライド膜
７ａ部分で構成されるが、ナイトライド膜への電荷の捕
獲によって発生するキャリヤは基板自体が濃くドープし
たＰ＋型であるためＮ型反転チャンネル形成にはほとん
ど影響がなく、むしろナトリウムイオン等の汚染物質の
拡散を低減させる効果を有する。
（７）発明の効果
本発明は膜上の如く構成させたので、５ｉ０２の壁を基
板の所望位置に１μｍ以下の幅で自由に形成することが
できるためＬＳＩを高密度化できると共に酸化膜壁の一
部を構成するナイトライド膜は例えばナトリウムイオン
等の汚染物質を低減させるため素子の高性能化を計れる
効果も有する。
板の所望位置に１μｍ以下の幅で自由に形成することが
できるためＬＳＩを高密度化できると共に酸化膜壁の一
部を構成するナイトライド膜は例えばナトリウムイオン
等の汚染物質を低減させるため素子の高性能化を計れる
効果も有する。
第１図（ａｌ、 （ｂｌ、 （ｃ）は従来の半導体装置
の素子分離方法を示す側断面図、第２図Ｔａｌ乃至ｉｌ
ｌは本発明の半導体装置の素子分離方法を示す側断面図
である。 １・・・基板、 ７．７ａ・・・ナイトライド膜、
８・・・多結晶シリコン層、 ９ａ、９ｂ。 ９Ｃ・・・酸化膜、 １０・・・分離壁、 １１・・・
エピタキシャル層。 特許出願人 富士通株式会社
の素子分離方法を示す側断面図、第２図Ｔａｌ乃至ｉｌ
ｌは本発明の半導体装置の素子分離方法を示す側断面図
である。 １・・・基板、 ７．７ａ・・・ナイトライド膜、
８・・・多結晶シリコン層、 ９ａ、９ｂ。 ９Ｃ・・・酸化膜、 １０・・・分離壁、 １１・・・
エピタキシャル層。 特許出願人 富士通株式会社
Claims (1)
- （１）基板上にナイトライド膜を形成し、該ナイトライ
ド膜上に多結晶シリコンを形成して該多結晶シリコンの
表面を酸化し、エツチングにより該多結晶シリコン側面
の酸化膜壁のみを残して基板表面を露出させた後に、該
基板上にエピタキシャル成長を行うことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114717A JPS595645A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114717A JPS595645A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595645A true JPS595645A (ja) | 1984-01-12 |
| JPH0423828B2 JPH0423828B2 (ja) | 1992-04-23 |
Family
ID=14644852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114717A Granted JPS595645A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595645A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987001239A1 (en) * | 1985-08-15 | 1987-02-26 | Ncr Corporation | Dielectric isolation structure for integrated circuits |
| JPH01169940A (ja) * | 1987-12-24 | 1989-07-05 | Mitsubishi Electric Corp | 素子分離構造およびその製造方法 |
| US4886763A (en) * | 1987-08-21 | 1989-12-12 | Oki Electric Industry Co., Ltd. | Device isolation by etching trench in dielectric on substrate and epitaxially filling the trench |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS5525499A (en) * | 1978-08-10 | 1980-02-23 | Eaton Corp | Semiconductive polymer composition and electrical heating use thereof |
-
1982
- 1982-07-01 JP JP57114717A patent/JPS595645A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS5525499A (en) * | 1978-08-10 | 1980-02-23 | Eaton Corp | Semiconductive polymer composition and electrical heating use thereof |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987001239A1 (en) * | 1985-08-15 | 1987-02-26 | Ncr Corporation | Dielectric isolation structure for integrated circuits |
| US4886763A (en) * | 1987-08-21 | 1989-12-12 | Oki Electric Industry Co., Ltd. | Device isolation by etching trench in dielectric on substrate and epitaxially filling the trench |
| JPH01169940A (ja) * | 1987-12-24 | 1989-07-05 | Mitsubishi Electric Corp | 素子分離構造およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0423828B2 (ja) | 1992-04-23 |
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