JPH04238411A - エッジ検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】ＭＯＳ集積回路において、特に信
号の論理レベルのローからハイ、ハイからローへの信号
の変化を検出するエッジ検出回路に関する。

【０００２】

【従来の技術】従来のエッジ検出回路について図を用い
て説明する。図５は従来技術の第１の構成例、図６はそ
の動作を説明するためのタイミング図である。図７は従
来技術の第２の構成例、図８はその動作を説明するため
のタイミング図である。

【０００３】図５の構成例において、１２，１３，１４
はインバータ、１５，１６，１７はＮＡＮＤゲートであ
る。入力信号ＩＮは、ＮＡＮＤゲート１５に入力される
と同時に、インバータ１２，１３，１４を介してＮＡＮ
Ｄゲート１５に入力される。ＮＡＮＤゲート１５の出力
は、ＮＡＮＤゲート１６に入力される。ＮＡＮＤゲート
１６の出力をＮＡＮＤゲート１７の片側に入力し、ＮＡ
ＮＤゲート１７の出力をＮＡＮＤゲート１６のもう一方
に入力し、ＮＡＮＤゲート１６，１７によりフリップフ
ロップを構成する。ＮＡＮＤゲート１７のもう一方の入
力は信号ＩＮＩＴである。

【０００４】この構成において、その動作を図６のタイ
ミング図を用いて説明する。信号ＩＮがローよりハイに
変化すると、インバータ１４の出力はインバータ１２，
１３１４の信号伝搬分だけ遅れてハイよりローへと変化
する。従ってＮＡＮＤゲート１５の出力はこのインバー
タ１２，１３，１４を信号が伝搬するときの遅延時間だ
けのローとなるパルスを発生する。このパルスによりＮ
ＡＮＤゲート１６，１７により構成されるフリップフロ
ップは、ＮＡＮＤゲート１６の出力側をローよりハイに
変化して安定する。この後、入力信号ＩＮがハイよりロ
ーに変化してもこの状態を保つ。従って、ＮＡＮＤゲー
ト１６の出力信号ＯＵＴはローよりハイへ変化して入力
ＩＮのローよりハイへの信号変化検出することができる
。入力ＩＮＩＴＢは、入力ＩＮのローよりハイへの信号
変化検出の後ハイよりローに変化させてもう一度ハイに
することで、ＮＡＮＤゲート１６，１７によりなるフリ
ップフロップを初期化し、ＮＡＮＤゲート１６の出力を
ローにして次の入力ＩＮのローよりハイへの信号変化を
待つことになる。

【０００５】一方、図７の構成図において１８はインバ
ータ、１９，２０は複合ゲート（以下ＯＲＮＡＮＤゲー
トと記す）、２１，２２は複合ゲート（以下ＡＮＤＮＯ
Ｒゲートと記す）である。入力ＩＮは、ＯＲＮＡＮＤ１
９，２０のＯＲ側のＡＮＤＮＯＲ２１，２２のＡＮＤ側
に入力される。また、ＯＲＮＡＮＤ１９のＯＲ側には、
ＶＤＤが入力される。また、ＯＲＮＡＮＤ１９のＡＮＤ
側には、インバータ１８の出力とＯＲＮＡＮＤ２０の出
力が入力される。ＯＲＮＡＮＤ２０において、ＯＲ側に
は、ＧＮＤと入力ＩＮＩＴが入力され、ＮＡＮＤ側には
、ＯＲＮＡＮＤ１９の出力が入力される。また、ＡＮＤ
ＮＯＲ２１においては、ＡＮＤ側入力としてＯＲＮＡＮ
Ｄ１９の出力が入力され、ＮＯＲ側には、入力ＩＮＩＴ
とＡＮＤＮＯＲ２２の出力が入力される。ＡＮＤＮＯＲ
２２のＡＮＤ側には、ＯＲＮＡＮＤ２０の出力が入力さ
れ、ＮＯＲ側にはＡＮＤＮＯＲ２１の出力が入力される
。ＯＲＮＡＮＤ２１の出力ＯＵＴが入力ＩＮのローから
ハイへの信号変化の検出信号である。

【０００６】この構成において、図８のタイミング図を
用いてその動作を説明する。入力ＩＮのローの状態にお
いてＯＲＮＡＮＤ１９は出力ローであり、ＯＲＮＡＮＤ
２０はハイである。この時初期化信号ＩＮＩＴによりＡ
ＮＤＮＯＲ２１はロー、ＡＮＤＮＯＲ２２はハイの状態
にある。入力信号ＩＮのローよりハイへの変化によりＯ
ＲＮＡＮＤ１９は出力をローで、ＯＲＮＡＮＤ２０は出
力をハイの状態を保持する。ＡＮＤＮＯＲ２１は出力を
ローよりハイに変化させる。この後入力信号ＩＮがロー
よりハイに変化してもＡＮＤＮＯＲ２１の出力はハイを
保持するため、入力信号ＩＮのローよりハイへの変化エ
ッジを検出する。入力信号ＩＮのエッジ検出の後、次に
エッジを受け付けられるようにするために初期化信号Ｉ
ＮＩＴをローよりハイに変化させてその後ローに戻す。 この時入力信号ＩＮの状態にはローの時とハイの時があ
る。このうち入力信号ＩＮがローの時には、ＡＮＤＮＯ
Ｒ２１及びＡＮＤＮＯＲ２１は初期化信号により出力を
ハイよりローに変化し初期化信号がローに戻ってもＡＮ
ＤＮＯＲ２１の出力はローの状態を保持する。また、Ｏ
ＲＮＡＮＤ１９は初期化信号がハイの期間だけ出力をハ
イにするがローに戻ると出力をローに戻す。ＯＲＮＡＮ
Ｄ２０は初期化信号がハイの期間だけ出力をローにし初
期化信号ＩＮＩＴがローに戻ると出力をハイにする。入
力信号ＩＮがハイの時には、ＯＲＮＡＮＤ１９は初期化
信号ＩＮＩＴにより出力をローよりハイに変化させＯＲ
ＮＡＮＤ２０の出力をハイよりローに変化させる。この
後初期化信号ＩＮＩＴがローに戻っても出力はこの状態
を保持する。ＡＮＤＮＯＲ２１及びＡＮＤＮＯＲ２２は
ＯＲＮＡＮＤ１９及びＯＲＮＡＮＤ２０の出力に従いＡ
ＮＤＮＯＲ２１は出力をハイよりローに戻す。この後入
力信号ＩＮがローに戻ってもＡＮＤＮＯＲ２１の出力は
ローの状態を保持する。

【０００７】

【発明が解決しようとする課題】上述した従来技術にお
いては、図５，６の従来例においてはインバータ１２，
１３，１４の信号伝搬の遅延時間を利用して１６，１７
のＮＡＮＤゲートにより構成されるフリップフロップを
セットするためのパルスを作る。すなわち、信号ＩＮの
変化に対してインバータ１４の出力が遅れて変化するこ
とが必要であり、さらにこの遅延時間に相当する幅のパ
ルスによってＮＡＮＤゲート１６，１７で構成されるフ
リップフロップをセットするため、このフリップフロッ
プをセットできるだけのパルス幅を持つようインバータ
１２，１３，１４の遅延時間を設計することが必要であ
る。さらに集積回路においてはトランジスタ同士を接続
するための配線には寄生容量や配線抵抗が付くため、こ
うした寄生容量や配線抵抗によっても入力信号ＩＮの信
号変化に対するインバータ１４の出力変化の遅延時間が
変わる。こうした寄生容量や配線抵抗はレイアウトが終
わらなければ分らないため、レイアウトが終わるまで回
路が正常に動作するかどうか分からないという欠点があ
る。

【０００８】また、論理回路においてはゲート回路への
入力数が増加するに従い構成するトランジスタの数が増
加するが、図７の構成においてはＣＭＯＳ回路で構成し
た場合３２個のトランジスタが必要となり、この種の回
路を数多く集積する場合トランジスタ数が多くなるとい
う欠点がある。

【０００９】

【課題を解決するための手段】本発明のエッジ検出回路
においては、信号変化を観測するための第１の入力信号
と、信号変化検出の後次の信号変化を受付可能状態にす
るための第２の入力信号と、第１の入力信号が状態変化
を起こす前の状態を保持する第１のフリップフロップと
、第１のフリップフロップの状態により第１の入力信号
を制御するための制御回路と、前記制御回路によりセッ
トされる第２のフリップフロップを有している。

【００１０】

【実施例】以下、実施例につき詳述する。

【００１１】図１は本発明の第１の実施例、図２は第１
の実施例を説明するためのタイミング図である。

【００１２】図１において、１，２，３，４，５はＮＡ
ＮＤゲートである。ＩＮは信号の変化を観測する観測入
力の信号である。／ＩＮＩＴは本発明のエッジ検出回路
が入力ＩＮの信号を受け付けられるようにするための初
期化信号の為の入力である。

【００１３】ＮＡＮＤゲート１には、入力信号ＩＮとＮ
ＡＮＤゲート２の出力が入力される。ＮＡＮＤゲート２
にはＮＡＮＤゲート１の出力と信号／ＩＮＩＴが入力さ
れる。ＮＡＮＤゲート３に入力ＩＮとＮＡＮＤゲート１
の出力が入力される。ＮＡＮＤゲート４の入力には、Ｎ
ＡＮＤゲート３の出力とＮＡＮＤゲート５の出力が入力
される。ＮＡＮＤゲート５にはＮＡＮＤゲート４の出力
と信号／ＩＮＩＴが入力される。ＮＡＮＤゲート１，２
により第１のフリップフロップが構成され、ＮＡＮＤゲ
ート５，６により第２のフリップフロップが構成される
。

【００１４】この構成において、その動作を説明する。 本発明の第１の実施例においては、入力ＩＮのローから
ハイへの信号の立ち上がりをエッジを検出するものであ
る。入力信号ＩＮがローの時ＮＡＮＤゲート１，２で構
成される第１のフリップフロップは、ＮＡＮＤゲート１
の出力がハイとなっている。ＮＡＮＤゲート３は、入力
ＩＮがローであるためその出力はハイである。また、Ｎ
ＡＮＤゲート４及び５により構成される第２のフリップ
フロップは、ＮＡＮＤゲート３の出力がハイであるため
、信号／ＩＮＩＴにて初期化された状態、すなわちＮＡ
ＮＤゲート４の出力がローの状態にある。入力ＩＮのロ
ーからハイへの変化に対してＮＡＮＤゲート１，２で構
成される第１のフリップフロップはＮＡＮＤゲート１の
側の出力をハイの状態を保持する。従ってＮＡＮＤゲー
ト３の出力は、入力ＩＮのローからハイへの変化により
出力をハイよりローへと変化させる。この変化によりＮ
ＡＮＤゲート４，５により構成される第２のフリップフ
ロップは、ＮＡＮＤゲート４の出力をローよりハイへと
変化させる。この後、入力ＩＮがローよりハイに変化し
てもＮＡＮＤゲート１，２により構成される第１のフリ
ップフロップの状態は変化せず、ＮＡＮＤゲート１の出
力をハイのままである。ＮＡＮＤゲート３の出力は入力
ＩＮのハイよりローへの変化によりローよりハイへと変
化する。ＮＡＮＤゲート４，５により構成される第２の
フリップフロップは、ＮＡＮＤゲート３の出力のローよ
りハイへの変化に対して状態を変えないためＮＡＮＤゲ
ート４の出力はハイを保持する。また、信号／ＩＮＩＴ
をハイよりローにしさらにハイに戻す。この操作により
本発明のエッジ検出回路は初期化され次の信号を受付可
能となる。この時、入力信号ＩＮはハイの時とローの時
があるが、入力信号ＩＮがハイのときには、信号／ＩＮ
ＩＴによってＮＡＮＤゲート１と２により構成される第
１のフリップフロップは、ＮＡＮＤ１の出力がローに変
化する。また、ＮＡＮＤゲート３はローよりハイに変化
し、ＮＡＮＤゲート４，５により構成される第２のフリ
ップフロップはＮＡＮＤゲート４の出力をハイよりロー
に変化する。この状態で入力信号ＩＮがハイよりローに
変化してもＮＡＮＤゲート１，２で構成される第１のフ
リップフロップもＮＡＮＤゲート４，５で構成される第
２のフリップフロップも状態を変化させない。入力信号
ＩＮがローの時は、ＮＡＮＤゲート１，２で構成される
第１のフリップフロップは状態が変化しないため、ＮＡ
ＮＤゲート１の出力はハイのままとなる。ＮＡＮＤゲー
ト３は入力信号ＩＮのハイよりローへの変化に対して出
力をローよりハイにする。ＮＡＮＤゲート４，，５によ
り構成される第２のフリップフロップは、状態を保持す
るためＮＡＮＤゲート４の出力をハイの状態となる。 この状態で初期化信号／ＩＮＩＴにローのパルスを発生
するとＮＡＮＤゲート１，２で構成される第１のフリッ
プフロップは初期化信号／ＩＮＩＴがハイに戻った時点
で、ＮＡＮＤゲート１の出力をハイで安定状態となり、
ＮＡＮＤゲート４，５で構成される第２のフリップフロ
ップはＮＡＮＤゲート４の出力がローに変化して安定す
る。

【００１５】従って、以上説明したように本エッジ検出
回路によって、入力信号ＩＮのローからハイへの変化を
検出し、初期化信号ＩＮＩＴＢの立ち下りまでの区間を
検出することができる。

【００１６】図３は本発明の第２の実施例である。第１
の実施例がＮＡＮＤゲートで構成されているのに対し、
第２の実施例ではＮＯＲゲートで構成する。また動作に
ついても、第１の実施例が信号の立ち上がりを検出する
のに対して、第２の実施例では、信号の立ち下がりを検
出する。このことを除けば動作的には同種である。また
、ＣＭＯＳ回路に対して、ＮＭＯＳ回路の場合Ｐ型ＭＯ
ＳトランジスタをＮ型ＭＯＳトランジスタのディプリー
ション型トランジスタで構成するためＮＯＲゲートの方
が有利であることから、ＮＭＯＳ回路においては、第２
の実施例を使用する方が有利である。

【００１７】図４はそのタイミングチャートである。

【００１８】

【発明の効果】以上のように、本発明のエッジ検出回路
では、第１の従来例のようにゲートの遅延時間を利用し
てパルスを作っていないためレイアウトに依存しないと
いう利点を持ち、さらにまた、第２の従来例に対しても
、本発明のエッジ検出回路がＣＭＯＳ回路において２０
個のトランジスタで構成できるのに対して、図７の構成
においては３２個のトランジスタが必要で、素子数の上
で本発明の方が６２％と小さくできるという効果がある
。特にこの種の回路を数多く集積する場合には、素子数
を低下できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の回路図である。

【図２】図１のタイミング図である。

【図３】本発明の他の実施例の回路図である。

【図４】図３のタイミング図である。

【図５】第１の従来例の回路図である。

【図６】図５のタイミング図である。

【図７】第２の従来例の回路図である。

【図８】図７のタイミング図である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１の入力信号によりセットされ、第
   ２の入力信号によりリセットされる第１のフリップフロ
   ップと、前記第１のフリップフロップの出力により前記
   第１の入力信号をアクティブとし出力する制御回路と、
   前記制御回路の出力によりセットされ前記第２の入力信
   号によりリセットされる第２のフリップフロップとを有
   し、前記第２のフリップフロップの出力をエッジ検出回
   路の出力とし、前記第１の入力信号の変化エッジを検出
   して後、前記第２の入力信号により前記第１，第２のフ
   リップフロップをリセットするまでの期間、前記第２の
   フリップフロップの出力であるエッジ検出回路の出力を
   保持するようにしたことを特徴とするエッジ検出回路。