JPH09312553A

JPH09312553A - 論理回路

Info

Publication number: JPH09312553A
Application number: JP8126977A
Authority: JP
Inventors: Yoshinori Matsui; 義徳松井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-05-22
Filing date: 1996-05-22
Publication date: 1997-12-02
Also published as: KR100253603B1; US5805506A; US5886553A; KR970078020A; TW332355B

Abstract

(57)【要約】【課題】外部クロック信号に応じて外部入力信号をラッ
チして取り込む論理回路において、外部クロック信号の
周波数を高めたときでも、安定してラッチ動作を行える
ようにする。【解決手段】外部クロック信号ＣＬＫから、この外部ク
ロック信号ＣＬＫの周期の倍の周期を有し、かつ交互に
動作する２つの内部クロック信号１１２,１１３を生成
する。同一の外部入力信号が入力しかつ出力が同一の信
号線に接続する２つのラッチ回路を用意し、内部クロッ
ク信号１１２,１１３によりこれら２つのラッチ回路で
別々にラッチ動作を行わせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路に関し、
特に、クロック信号を伝達しこのクロック信号によって
データ信号をラッチする論理回路に関する。

【０００２】

【従来の技術】半導体メモリ装置などの大規模集積回路
（ＬＳＩ）において、所定のクロック信号に同期して、
外部入力信号すなわち外部データを取り込む（ラッチす
る）という動作は、一般的なものである。近年の電子機
器の高性能化に伴って、外部クロック信号の周波数も例
えば１００ＭＨｚを越えるほどに高速化しており、この
ため、クロック信号に同期して外部データを取り込むた
めの論理回路も、この高速クロックに対応できるもので
なくてはならない。

【０００３】例えば、シンクロナスＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）と呼ばれるクロッ
ク同期型のＤＲＡＭでは、外部入力信号は、すべて外部
クロック信号の立ち上がりエッジでラッチされ、ＤＲＡ
Ｍ内部に取り込まれる。以下、クロック信号による外部
入力信号のラッチ動作の従来技術を説明する。図９は、
外部から供給される外部クロック信号ＣＬＫに同期して
外部入力信号３１０をラッチするための従来の論理回路
の一例を示すブロック図である。また、図１２はこの論
理回路内部での各信号の波形を示す波形図である。ここ
では、外部クロック信号ＣＬＫの周期が５ｎｓ、すなわ
ち外部クロック信号ＣＬＫの周波数が２００ＭＨｚであ
るとして説明を行う。

【０００４】図９に示すように、外部クロック信号ＣＬ
Ｋに基づいて外部入力信号３１０をラッチする論理回路
は、大別して、外部クロック信号ＣＬＫを入力として内
部クロック信号を生成する内部クロック信号生成部９０
８と、内部クロック信号に基づいて外部入力信号３１０
を実際にラッチするラッチ回路部９１０とによって構成
され、内部クロック信号生成部９０８とラッチ回路部９
１０とは、内部バスである内部クロック信号配線によっ
て接続されている。内部クロック信号生成部９０８は、
外部クロック信号ＣＬＫを受信して波形整形するレシー
バ回路１００と、レシーバ回路１００の出力信号１２０
に基づいて内部クロック信号を生成する内部クロック信
号生成回路１０１と、内部クロック信号生成回路１０１
の出力に直列に接続されたインバータ９００及び内部ク
ロック信号ドライバ９０１とによって、構成されてい
る。内部クロック信号生成部９０８に入力した外部クロ
ック信号ＣＬＫは、まずレシーバ回路１００で波形整形
され、レシーバ回路１００の出力信号１２０が内部クロ
ック信号生成回路１０１に入力する。

【０００５】図６は、内部クロック信号生成回路１０１
の構成の一例を示す回路図である。内部クロック信号生
成回路１０１には、奇数段（図示した例では５段）のイ
ンバータ６００〜６０４を直列に接続して構成されレシ
ーバ回路１００の出力信号１２０が入力する信号遅延部
と、信号遅延部の最終段のインバータ６０４の出力が入
力するとともにレシーバ回路１００の出力信号１２０が
直接入力するＮＡＮＤゲート６０５と、ＮＡＮＤゲート
６０５の出力を反転して信号１０２として出力するイン
バータ６０６とが、設けられている。信号遅延部の各イ
ンバータ６００〜６０４は、所与の遅延量を与える遅延
素子として用いられている。信号遅延部の最終段のイン
バータ６０４の出力は、レシーバ回路１００の出力信号
１２０の反転論理となっており、レシーバ回路１００の
出力信号１２０のレベルがLow（ロー）レベルのときに
はインバータ６０４の出力はHigh（ハイ）レベルとなっ
ている。以下の説明では、LowレベルとHighレベルと各
論理値との関係は、正論理になっているものとする。こ
こで、レシーバ回路１００の出力信号１２０が、外部ク
ロック信号ＣＬＫの入力にしたがってLowからHighにな
ると、ＮＡＮＤゲート６０５の出力がLowとなり、イン
バータ６０６の出力がHighとなる。信号遅延部では、各
インバータ６００〜６０４の出力がそれぞれ反転し、最
終段のインバータ６０４の出力がLowとなる。信号遅延
部での遅延時間は、ここでは２.５ｎｓに設定されてい
る。インバータ６０４の出力がLowとなると、ＮＡＮＤ
ゲート６０５の出力がHighとなり、インバータ６０６の
出力がLowとなる。したがって、内部クロック信号生成
回路１０１の出力１０２には、２.５ｎｓのHighレベル
幅の信号が得られることになる。また、レシーバ回路１
００の出力信号１２０が外部クロック信号ＣＬＫの入力
にしたがってHighからLowになると、信号遅延部で各イ
ンバータ６００〜６０４の出力がそれぞれ反転し、最終
段のインバータ６０４の出力がHighとなる。

【０００６】このようにして生成した内部クロック信号
生成回路１０１の出力信号１０２は、インバータ９００
により論理が反転されて内部クロック信号ドライバ９０
１に入力する。内部クロック信号ドライバ９０１は、内
部クロック信号９０２を駆動し、２.５ｎｓのHighレベ
ル幅の信号をラッチ回路部９１０などに伝達する。

【０００７】ラッチ回路部９１０は、内部クロック信号
生成部９０８から伝達されてきた内部クロック信号９０
２により、外部入力信号３１０をラッチし、内部に取り
込む。ここで、内部クロック信号発生部９０８とラッチ
回路部９１０との間の内部クロック信号配線には、図示
されるように、抵抗９０３で表わされる配線抵抗、及
び、容量９０４で表わされる配線容量が付随する。一般
に内部クロック信号は複数のラッチ回路に入力するた
め、配線容量には配線自体の寄生容量とラッチ回路ブロ
ックの入力容量とが含まれる。例えば現在開発されてい
るシンクロナスＤＲＡＭでは、この内部クロック信号配
線の配線抵抗及び配線容量は、それぞれ２５０Ω、６ｐ
Ｆ程度となる。したがって、この配線を伝搬する信号の
遅延時間は、信号の９０％レベルに到達する時間とし
て、配線抵抗と配線容量の積から、約１.５ｎｓ程度と
なる。図１２には、この時の内部クロック信号９０２の
波形が示されている。図１２に示すポイントＲは、信号
の立ち上がり時における９０％レベルを示し、ポイント
Ｆは信号の立ち下がり時における９０％レベルを示して
いる。

【０００８】ラッチ回路部９１０は、外部入力信号３１
０を受信して波形整形するレシーバ回路３００と、内部
クロック信号９０２を論理反転するインバータ９０５
と、一般的なＤ型フリップフロップ回路で構成されたラ
ッチ回路９０７とによって構成され、ラッチ回路９０７
から、外部入力信号３１０を取り込んだ結果の内部信号
３０５が出力されるようになっている。ラッチ回路部９
１０において、内部クロック信号９０２はインバータ９
０５に入力して信号９０６となり、ラッチ回路９０７の
クロック入力端子Ｃに入力する。外部入力信号３１０
は、レシーバ回路３００で波形整形されて信号３０４と
なり、ラッチ回路９０７の入力端子Ｄに入力する。ラッ
チ回路９０７は、図１２に示すように、信号９０６のHi
ghからLowへの遷移により信号３０４の論理レベルをラ
ッチし、このように取り込んだ信号３０４のレベルを出
力端子Ｑから内部信号３０５として出力する。

【０００９】図５は、ラッチ回路９０７で使用されるＤ
型フリップフロップの回路構成を示した回路図である。
このＤ型フリップフロップは、それぞれ、Ｐチャネル
（ＭＯＳ電界効果）トランジスタ５０２,５０３,５０
９,５１１とＮチャネルトランジスタ５０１,５０４,５
０８,５１２とを組み合わせた４個のトランスファゲー
トと、５個のインバータ５０５〜５０７,５１０,５１４
とによって、構成されている。インバータ５０５はクロ
ック入力端子Ｃに入力した信号を反転するものであっ
て、各トランスファゲートは、いずれも、クロック入力
端子Ｃに入力した信号とインバータ５０５の出力信号と
によってゲート制御がなされている。すなわち、トラン
ジスタ５０１,５０２からなる第１のトランスファゲー
トとトランジスタ５１１,５１２からなる第４のトラン
スファゲートはクロック入力端子Ｃに入力する信号がHi
ghレベルのときに導通し、トランジスタ５０３,５０４
からなる第２のトランスファゲートとトランジスタ５０
８,５０９からなる第３のトランスファゲートはクロッ
ク入力端子Ｃに入力する信号がLowレベルのときに導通
するようになっている。そして、入力端子Ｄと出力端子
Ｑとの間には、第１のトランスファゲート、インバータ
５１０、第２のトランスファゲート、インバータ５１４
がこの順で直列に挿入されており、さらに、インバータ
５１０の出力にはインバータ５０７が接続され、インバ
ータ５０７の出力は第３のトランスファゲートを介して
インバータ５１０の入力に帰還し、同様に、インバータ
５１４の出力にはインバータ５０６が接続され、インバ
ータ５０６の出力は第４のトランスファゲートを介して
インバータ５１４の入力に帰還している。

【００１０】このように構成された従来の論理回路で
は、外部クロック信号ＣＬＫの周期を５ｎｓとしたとき
に、図１２で示されるようなタイミングで各内部回路が
動作し、外部入力信号３１０の正常な取り込みが行われ
る。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
た従来の論理回路では、外部クロック信号ＣＬＫの周期
を小さく（周波数を高く）したときに、正常に動作しな
くなることがあるという問題点がある。図１３は、上述
の論理回路で外部クロック信号ＣＬＫの周期を４ｎｓ
（すなわち、周波数２５０ＭＨｚ）としたときの、各内
部回路でのタイミングを示す波形図である。

【００１２】４ｎｓの周期で動作させた場合も、５ｎｓ
の周期で動作させた場合と同様に、内部クロック信号生
成回路１０１の出力信号１０２として、２.５ｎｓのHig
hレベル幅の信号が得られる。信号１０２は、インバー
タ９００により論理が反転されて内部クロック信号ドラ
イバ９０１に入力する。信号１０２がHighレベルとな
り、インバータ９００により内部クロック信号ドライバ
９０１の入力にLowレベルが与えられると、内部クロッ
ク信号９０２は電源レベルに遷移する。そして、２.５
ｎｓ後に、信号１０２がLowレベルとなり、インバータ
９００により内部クロック信号ドライバ９０１の入力に
Highレベルが与えられ、これによって内部クロック信号
９０２はLowレベルに遷移する。しかし、ここでは４ｎ
ｓの周期で動作しているため、１.５ｎｓ後には信号１
０２がHighレベルとなり、インバータ９００により内部
クロック信号ドライバ９０１の入力レベルがLowレベル
に反転する。内部クロック信号９０２は、この時点では
正規のレベルの９０％しか遷移していないため、接地レ
ベルには到達しない。したがって、内部クロック信号９
０２には、図１３に示すように、Highレベル時とHighレ
ベル時の間に充分なLow幅、およびLowレベルを持たない
信号波形が伝搬する。

【００１３】このような内部クロック信号９０２がラッ
チ回路部９１０に供給されたとする。内部クロック信号
９０２は、インバータ９０５に入力し、その出力信号９
０６がラッチ回路９０７に入力する。ラッチ回路９０７
では、この信号９０６がクロック入力端子Ｃを介してＮ
チャネルトランジスタ５０１のゲートに入力し、インバ
ータ５０５により信号９０６のレベルを反転させた信号
がＰチャネルトランジスタ５０２のゲートに入力する。
正常状態であれば、信号９０６のHighレベルによりＮチ
ャネルトランジスタ５０１とＰチャネルトランジスタ５
０２がオン状態となって、入力端子Ｄから入力した信号
３０４の論理レベルがラッチ回路９０７に取り込まれる
ことになる。しかし、図１３に示すような内部クロック
信号が与えられた状態では、信号９０６が、Lowレベル
時とLowレベル時の間に充分なHigh幅、およびHighレベ
ルを持たない信号波形となるため、信号３０４の論理レ
ベルをラッチ回路９０７に正常に取り込むことができく
なる。

【００１４】以上説明したように、従来の内部クロック
信号とラッチ回路の構成では、外部クロック信号の周波
数が高くなると正常に内部クロック信号が伝搬しなくな
るため、ラッチ回路が誤動作するという問題が生じる。

【００１５】本発明の目的は、外部クロック信号の周波
数が高くなったときであっても、外部入力信号を正確に
ラッチすることが可能な論理回路を提供することにあ
る。

【００１６】

【課題を解決するための手段】本発明の論理回路は、外
部クロック信号に応じて外部入力信号のラッチ動作を行
う論理回路において、入力する外部クロック信号を、周
期が外部クロック信号の周期より長くかつ交互に動作す
る複数の内部クロック信号に分配し、各内部クロック信
号によって同一の外部入力信号をラッチする。

【００１７】本発明において、各内部クロック信号によ
ってラッチ動作を行うラッチ手段としては、例えばＤ型
フリップフロップ回路が使用され、また、これら各Ｄ型
フリップフロップ回路の出力は同一の信号線に接続され
るようにするとよい。

【００１８】

【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。本実施の形態の論理回路
は、内部クロック信号生成手段であって２系統の内部ク
ロック信号を発生する内部クロック信号生成部と、この
２系統の内部クロック信号をともに入力して外部入力信
号のラッチ動作を行うラッチ回路部とを有し、これら内
部クロック信号生成部とラッチ回路部との間は、２系統
分の内部クロック信号配線によって接続された構成であ
る。内部クロック信号配線に、ラッチ回路部の入力容量
等も含めて配線抵抗や配線容量が付随することは、従来
の論理回路の場合と同様である。

【００１９】図１は、本実施の形態での内部クロック信
号生成部の構成の一例を示すブロック図であり、図２
は、本実施の形態でのラッチ回路部の構成の一例を示す
ブロック図である。また、図１０は、図１の内部クロッ
ク信号生成部と図２のラッチ回路部とを組み合わせて論
理回路を構成したときに各内部回路での内部信号のタイ
ミングを示す波形図であり、外部クロック信号ＣＬＫの
周期が４ｎｓであるとしている。ここでは、内部クロッ
ク信号生成部は２つの内部クロック信号１１２,１１３
を出力し、これに対応して、ラッチ回路部にはそれぞれ
ラッチ手段である２つのラッチ回路３０１,３０２が設
けられおり、同一の外部入力信号３１０をこの２つのラ
ッチ回路３０１,３０２でラッチしている。

【００２０】図１に示す内部クロック信号発生部は、外
部クロック信号ＣＬＫを受信した波形整形し出力信号１
２０として出力するレシーバ回路１００と、レシーバ回
路１００の出力信号１２０が入力する内部クロック信号
生成回路１０１と、内部クロック信号生成回路１０１の
出力を１／２に分周するカウンタ回路１０３と、内部ク
ロック信号生成回路１０１の出力１０２とカウンタ回路
１０３の出力１０４とが入力する第１のＮＡＮＤゲート
１０５と、カウンタ回路１０３の出力を反転するインバ
ータ１０７と、内部クロック信号生成回路１０１の出力
１０２とインバータ１０７の出力１０８とが入力する第
２のＮＡＮＤゲート１０９と、第１及び第２のＮＡＮＤ
ゲート１０５,１０９の出力をそれぞれ論理反転して内
部クロック信号１１２,１１３として出力する内部クロ
ック信号ドライバ１１０,１１１とを備えている。ま
た、図７はカウンタ回路１０３の内部回路図である。カ
ウンタ回路１０３は、Ｄ型フリップフロップ回路７００
とＤ型フリップフロップ回路７００の出力端子Ｑからの
出力７０２を反転してこのカウンタ１０３の出力信号１
０４とするとともにこの出力信号１０４をＤ型フリップ
フロップ回路７００の入力端子Ｄに帰還するインバータ
７０１とによって構成されている。内部クロック信号発
生回路１０１の出力信号１０２は、Ｄ型フリップフロッ
プ回路７００のクロック入力端子Ｃに入力している。Ｄ
型フリップフロップ回路７００としては、図５を用いて
上述した一般的なＤ型フリップフロップ回路が使用され
る。ここで、内部クロック信号発生回路１０１とカウン
タ回路１０３との間の配線抵抗や配線容量は、これら両
者の回路１０１,１０２を近接して設けたことにより、
いずれも無視できる値となっている。

【００２１】一方、図２に示すラッチ回路部は、外部入
力信号３１０を受信して波形整形するレシーバ回路３０
０と、内部クロック信号発生部からの各内部クロック信
号１１２,１１３をそれぞれ反転するインバータ３０３,
３０６と、インバータ３０３の出力信号３０７に同期し
てレシーバ回路３００の出力信号３０４をラッチする第
１のラッチ回路３０１と、インバータ３０６の出力信号
３０７に同期してレシーバ回路３００の出力信号をラッ
チする第２のラッチ回路３０２とから、構成されてい
る。各ラッチ回路３０１,３０２は、いずれも、図５に
示した一般的なＤ型フリップフロップ回路によって構成
されており、各ラッチ回路３０１,３０２の出力端子Ｄ
は相互に接続され、取り込んだ信号３０４を出力信号３
０５として出力するようになっている。レシーバ回路３
００の出力信号３０４は各ラッチ回路３０１,３０２の
入力端子Ｄに供給され、また、インバータ３０３,３０
６の出力信号３０７,３０８は、それぞれ、ラッチ回路
３０１,３０２のクロック入力端子Ｃに供給されてい
る。

【００２２】次に、この論理回路の動作について、図１
０を用いて説明する。周期４ｎｓの外部クロック信号Ｃ
ＬＫが図１に示す内部クロック信号生成部に入力する。
入力した外部クロック信号ＣＬＫは、まずレシーバ回路
１００で波形整形され、その出力信号１２０が内部クロ
ック信号生成回路１０１に入力する。内部クロック信号
生成回路１０１は、従来の論理回路について図６を用い
て説明した内部クロック信号回路と同一の構成であり、
その結果、レシーバ回路の出力信号１２０がLowからHig
hとなるときに２.５ｎｓのHighレベル幅の信号を生成
し、出力１０２に伝達する。

【００２３】内部クロック信号生成回路１０１の出力１
０２は、カウンタ回路１０３（図７参照）に入力する。
カウンタ回路１０３では、信号１０２がHighになったと
すると、Ｄ型フリップフロップ回路７００において、図
５に示すように、Ｐチャネルトランジスタ５０３及びＮ
チャネルトランジスタ５０４がオフ状態となり、その結
果、Ｄ型フリップフロップ回路７００の出力７０２の論
理レベルが固定される。ここで、Ｄ型フリップフロップ
回路７００の出力７０２のレベルがLowレベルに固定さ
れていると、カウンタ回路１０３の出力１０４はHighレ
ベルとなる。そして、Ｄ型フリップフロップ回路のＰチ
ャネルトランジスタ５０２及びＮチャネルトランジスタ
５０１はオン状態となり、カウンタ回路１０３の出力１
０４の論理レベルをＤ型フリップフロップ回路７００に
取り込まれ、また、インバータ５１０の出力がLowとな
る。

【００２４】以下、初期状態として信号１０４がHighレ
ベル、信号１０２がLowレベルあるとし、ここで信号１
０２がHighレベルに遷移したとして、説明を行う。信号
１０４がHighレベルであるから、信号１０２のHighレベ
ルへの遷移によって、第１のＮＡＮＤゲート１０５の出
力はLowレベルとなり、内部クロック信号ドライバ１１
０に入力する。内部クロック信号ドライバ１１０は内部
クロック信号１１２を駆動し、Highレベルに遷移させ
る。カウンタ回路１０３の出力１０４はインバータ１０
７にも入力し、インバータ１０７の出力１０８はLowレ
ベルとなっている。したがって信号１０２が、Highレベ
ルとなっても第２のＮＡＮＤゲート１０９の出力はHigh
レベルのままで、もう一方の内部クロック信号１１３は
Lowレベルとなっている。

【００２５】ラッチ回路部では、上述のようにして内部
クロック信号生成部から出力された内部クロック信号１
１２がインバータ３０３に入力し、このインバータ３０
３の出力信号３０７がラッチ回路３０１のクロック入力
端子Ｃに入力する。外部入力信号３１０は、レシーバ回
路３００で波形整形され、レシーバ回路３０４の出力信
号３０４がラッチ回路３０１の入力端子Ｄに入力する。
そして、ラッチ回路３０１は、図１０に示す信号３０７
のHighからLowの遷移により、信号３０４の論理レベル
をラッチして取り込み、信号３０５として出力する。

【００２６】２.５ｎｓ後に信号１０２がLowレベルとな
ると、第１のＮＡＮＤゲート１０５の出力はHighとなっ
て内部クロック信号ドライバ１１０に入力する。その結
果、内部クロック信号１１２はLowレベルに遷移する。
またこのとき、若干の遅れはあるものの、カウンタ回路
１０３では、Ｄ型フリップフロップ回路７００のＰチャ
ネルトランジスタ５０３及びＮチャネルトランジスタ５
０４がオン状態となり、インバータ５１０の出力のLow
レベルがインバータ５１４に入力し、その結果、Ｄ型フ
リップフロップ回路７００の出力７０２がHighとなる。
したがって、カウンタ回路１０３の出力１０４はLowレ
ベルとなる。またインバータ１０７の出力１０８がHigh
レベルとなる。

【００２７】４ｎｓの周期で動作しているため、１.５
ｎｓ後には信号１０２がHighレベルとなる。信号１０４
はLowレベルとなっているので、第１のＮＡＮＤゲート
１０５の出力はHighレベルのままで変化しない。一方、
信号１０８はHighレベルとなっているので、第２のＮＡ
ＮＤゲート１０９の出力がLowレベルとなり、内部クロ
ック信号ドライバ１１１に入力する。内部クロック信号
ドライバ１１１は、内部クロック信号１１３を駆動し、
Highレベルに遷移させる。カウンタ１０３内のＤ型フリ
ップフロップ回路７００では、Ｐチャネルトランジスタ
５０２及びＮチャネルトランジスタ５０１がオン状態と
なり、カウンタ回路１０３の出力１０４の論理レベルが
Ｄ型フリップフロップ回路７００に取り込まれ、インバ
ータ５１０の出力はHighレベルとなる。

【００２８】ラッチ回路部では、上述のようにして内部
クロック信号生成部から出力された内部クロック信号１
１３がインバータ３０６に入力し、このインバータ３０
６の出力信号３０８がラッチ回路３０２のクロック入力
端子Ｃに入力する。ラッチ回路３０２は、図１０に示す
信号３０８のHighからLowの遷移により、信号３０４の
論理レベルをラッチして取り込み、信号３０５として出
力する。

【００２９】再度２.５ｎｓ後に信号１０２がLowレベル
となると、第２のＮＡＮＤゲート１０９の出力がHighレ
ベルとなって内部クロック信号ドライバ１１１に入力す
る。その結果、内部クロック信号１１３はLowレベルに
遷移する。カウンタ回路１０３では、Ｄ型フリップフロ
ップ回路７００のＰチャネルトランジスタ５０３及びＮ
チャネルトランジスタ５０４がオン状態となり、インバ
ータ５１０の出力のHighレベルがインバータ５１４に入
力し、Ｄ型フリップフリップ回路７００の出力７０２が
Lowレベルとなる。したがって、カウンタ回路１０３の
出力１０４は、再度Highレベルとなる。またインバータ
１０７の出力１０８はLowレベルとなる。

【００３０】再度１.５ｎｓ後に信号１０２がHighレベ
ルとなると、信号１０８はLowレベルとなっているの
で、第２のＮＡＮＤゲート１０９の出力はHighレベルの
ままで変化しない。一方、信号１０４がHighレベルとな
っているので、第１のＮＡＮＤゲート１０５の出力がLo
wレベルとなって内部クロック信号ドライバ１１０に入
力する。内部クロック信号ドライバ１１０は、内部クロ
ック信号１１２を駆動し、Highレベルに遷移させる。こ
こで外部クロック信号ＣＬＫは４ｎｓの周期で動作して
いるが、内部クロック信号１１２がHighレベルからLow
レベルに遷移してから、再度Highレベルに遷移するのは
５.５ｎｓ後となっている。内部クロック信号１１２
は、図１０に示すように完全に接地レベルに達してか
ら、再度Highレベルに遷移し始める。したがって、内部
クロック信号配線に無視できない配線抵抗及び配線容量
があったとしても、内部クロック信号１１２には、High
レベル時とHighレベル時の間に充分なLow幅及びびLowレ
ベルを持った２.５ｎｓのHighレベル幅の正常な信号波
形が伝搬することになる。同様に、内部クロック信号１
１３にも、配線抵抗や配線容量の存在にも関わらず、Hi
ghレベル時とHighレベル時の間に充分なLow幅及びLowレ
ベルを持った２.５ｎｓのHighレベル幅の正常な信号波
形が伝搬することになる。

【００３１】以上、説明したように本実施の形態の論理
回路では、外部クロック信号から、それぞれの周期が外
部クロック信号の周期の２倍である２つの内部クロック
信号１１２,１１３を生成し、これら２つの内部クロッ
ク信号１１２,１１３を別々のラッチ回路３０１,３０２
に供給することにより、例えば外部クロック信号ＣＬＫ
の周期が４ｎｓであっても、各内部クロック信号１１
２,１１３は８ｎｓの周期で動作するため、配線抵抗や
配線容量の存在にも関わらず、各内部クロック信号１１
２,１１３は正常に伝搬されることになる。

【００３２】次に、本発明の論理回路の別の実施の形態
について説明する。図３は、この実施の形態での内部ク
ロック信号生成部の構成を示すブロック図、図４はラッ
チ回路部の構成を示すブロック図、図１１は、図３の内
部クロック信号生成部と図４のラッチ回路部とを組み合
わせて論理回路を構成したときの各内部回路でのタイミ
ングを示すブロック図である。図３に示す内部クロック
信号生成部は、外部クロック信号ＣＬＫに基づいて２つ
の内部クロック信号２１２,２１３を生成するものであ
り、ラッチ回路部に設けられたラッチ回路３０１,３０
２はそれぞれ内部クロック信号２１２,２１３によって
別々に制御される。

【００３３】まず、内部クロック信号生成部の構成につ
いて説明する。図３に示す内部クロック信号生成部は、
図１に示す内部クロック信号生成部と同様の構成のもの
であるが、図１におけるＮＡＮＤゲート１０５,１０９
及び内部クロック信号ドライバ１１０,１１１の代り
に、インバータ２００、２個のＮＡＮＤゲート２０２,
２０４、２個のＮＯＲゲート２０３,２０５、２個のＰ
チャネル（ＭＯＳ電界効果）トランジスタ２０６,２０
８及び２個のＮチャネル（ＭＯＳ電界効果）トランジス
タ２０７,２０９を設けた構成である。すなわち、イン
バータ２００は内部クロック信号発生回路１０１の出力
を論理反転するものである。Ｐチャネルトランジスタ２
０６とＮチャネルトランジスタ２０７、及び、Ｐチャネ
ルトランジスタ２０８とＮチャネルトランジスタ２０９
は、それぞれ直列に接続しており、これらの接続中点か
らそれぞれ内部クロック信号２１２,２１３が出力され
るようになっている。一方のＮＡＮＤゲート２０２は、
Ｐチャネルトランジスタ２０６のゲートを駆動するもの
であって、内部クロック信号生成回路１０１の出力１０
２とカウンタ回路１０３の出力１０４とを入力としてい
る。同様に、他方のＮＡＮＤゲート２０４は、Ｐチャネ
ルトランジスタ２０８のゲートを駆動するものであっ
て、内部クロック信号生成回路１０１の出力１０２とイ
ンバータ１０７の出力１０８とを入力としている。一方
のＮＯＲゲート２０３は、Ｎチャネルトランジスタ２０
７のゲートを駆動するものであって、インバータ２００
の出力２０１とカウンタ回路１０３の出力１０４とを入
力としている。さらに、他方のＮＯＲゲート２０５は、
Ｎチャネルトランジスタ２０９のゲートを駆動するもの
であって、各インバータ１０７,２００の出力１０８,２
０１を入力としている。

【００３４】図４に示すラッチ回路部は、図２に示すラ
ッチ回路部と同様のものであるが、図２において内部ク
ロック信号を反転するインバータ３０３,３０６の代り
に、ラッチ信号発生回路３１２,３１３をそれぞれ設け
た構成のものである。すなわち、各ラッチ信号発生回路
３１２,３１３は、内部クロック信号２１２,２１３を入
力としてラッチタイミングを規定する信号３０７,３０
８を出力するものであり、これら信号３０７,３０８
は、それぞれ、ラッチ回路３０１,３０２のクロック入
力端子Ｃに入力している。図８は、各ラッチ信号発生回
路３１２,３１３の内部構成を示す回路図である。ラッ
チ信号発生回路には、遅延素子としてのインバータ８０
０〜８０４を直列に奇数段（図示した例では５段）接続
して構成され、対応する内部クロック信号（２１２また
は２１３）が入力する信号遅延部と、信号遅延部の最終
段のインバータ８０４の出力が入力するとともに内部ク
ロック信号（２１２または２１３）が直接入力するＮＡ
ＮＤゲート８０５とが設けられている。信号遅延部の最
終段のインバータ８０４の出力は、このラッチ信号発生
回路の入力（内部クロック信号２１２,２１３のいずれ
か）の反転論理となっている。入力する内部クロック信
号のレベルがLowのときには、インバータ８０４の出力
はHighとなっている。ここで内部クロック信号がLowか
らHighとなると、ＮＡＮＤゲート８０５の出力がLowと
なる。信号遅延部では各インバータ８００〜８０４の出
力が反転し、最終段のインバータ８０４の出力がLowと
なる。この遅延時間は、ここでは２.５ｎｓに設定され
ている。インバータ８０４の出力がLowとなると、ＮＡ
ＮＤゲート８０５の出力がHighとなる。したがって、ラ
ッチ信号発生回路３１２,３１３の出力３０７,３０８に
は、それぞれ、内部クロック信号２１２,２１３に応じ
て、２.５ｎｓのLowレベル幅の信号が得られることにな
る。

【００３５】次に、この論理回路の動作について、図１
１を用いて説明する。周期４ｎｓの外部クロック信号Ｃ
ＬＫが図３に示す内部クロック信号生成部に入力する。
入力した外部クロック信号ＣＬＫは、まずレシーバ回路
１００で波形整形され、その出力信号１２０が内部クロ
ック信号生成回路１０１に入力する。内部クロック信号
生成回路１０１は、従来の論理回路について図６を用い
て説明した内部クロック信号回路と同一の構成であり、
その結果、レシーバ回路の出力信号１２０がLowからHig
hとなるときに２.５ｎｓのHighレベル幅の信号を生成
し、出力１０２に伝達する。

【００３６】内部クロック信号生成回路１０１の出力１
０２はカウンタ回路１０３（図７参照）に入力する。カ
ウンタ回路１０３での動作は、図１及び図２を用いて説
明した論理回路の場合と同様である。以下、初期状態に
おいて信号１０４がHighレベル、信号１０２がLowレベ
ルであり、ここで、信号１０２がHighレベルに遷移した
として、説明を行う。

【００３７】信号１０２がHighレベルになると、信号１
０４がHighレベルであるから、ＮＡＮＤゲート２０２の
出力はLowレベルとなり、Ｐチャネルトランジスタ２０
６がオン状態になる。また、信号１０２はインバータ２
００によって反転し、インバータ２００の出力２０１は
Lowレベルになっている。信号１０４がHighレベルであ
ることからＮＯＲゲート２０２の出力はLowレベルとな
り、Ｎチャネルトランジスタ２０７はオフ状態となっ
て、内部クロック信号２１２がHighレベルに遷移する。
カウンタ回路１０３の出力１０４はインバータ１０７に
も入力し、インバータ１０７の出力１０８はLowレベル
となっている。このため、ＮＡＮＤゲート２０４の出力
はHighレベル、ＮＯＲゲート２０５の出力はHighレベル
となり、Ｐチャネルトランジスタ２０８はオフ状態、Ｎ
チャネルトランジスタ２０９はオン状態となる。したが
って、もう一方の内部クロック信号２１３はLowレベル
に遷移する。

【００３８】このようにして生成した内部クロック信号
２１２は、ラッチ回路部において、ラッチ信号発生回路
３１２に入力する。このラッチ信号発生回路３１２は、
内部クロック信号２１２のLowからHighへの遷移時に、
２.５ｎｓのLowレベル幅の信号３０７を出力する。この
信号３０７は、ラッチ回路３０１のクロック入力端子Ｃ
に入力する。一方、外部入力信号３１０は、レシーバ回
路３００で波形整形され、信号３０４として、ラッチ回
路３０１の入力端子Ｄに入力している。ラッチ回路５０
１は、上述したよう一般的なＤ型フリップフロップ回路
（図５参照）であるから、図１１に示す信号３０７のHi
ghからLowの遷移により信号３０４の論理レベルをラッ
チし、信号３０５として取り込むとともにこの信号３０
５を出力端子Ｑから出力する。

【００３９】２.５ｎｓ後に信号１０２がLowレベルとな
ると、インバータ２００の出力２０１はHighとなる。し
たがって、ＮＡＮＤゲート２０２の出力はHigh、ＮＯＲ
ゲート２０５の出力はLowとなって、Ｐチャネルトラン
ジスタ２０６及びＮチャネルトランジスタ２０９はオフ
状態となる。またこのとき、若干のの遅れはあるもの
の、カウンタ回路１０３では、Ｄ型フリップフロップ回
路７００のＰチャネルトランジスタ５０３及びＮチャネ
ルトランジスタ５０４がオン状態となり、インバータ５
１０の出力のLowレベルがインバータ５１４に入力し、
その結果、Ｄ型フリップフロップ回路７００の出力７０
２がHighとなる。したがって、カウンタ回路１０３の出
力１０４はLowレベルとなる。またインバータ１０７の
出力１０８がHighレベルとなる。

【００４０】外部クロック信号ＣＬＫが４ｎｓの周期で
動作しているため、１.５ｎｓ後には、信号１０２がHig
hレベルとなり、信号２０１がLowレベルとなる。信号１
０４はLowレベルとなっているので、ＮＡＮＤゲート２
０２の出力はHighレベルのままで、ＮＯＲゲート２０３
の出力がHighレベルとなる。したがって、Ｎチャネルト
ランジスタ２０７がオン状態となり、内部クロック信号
２１２はLowレベルに遷移する。一方、信号１０８はHig
hレベルとなっているのでＮＡＮＤゲート２０４の出力
がLowレベルとなり、ＮＯＲゲート２０５の出力はLowレ
ベルのままである。したがってＰチャネルトランジスタ
２０８がオン状態となり、内部クロック信号２１３はHi
ghレベルに遷移する。このとき、Ｄ型フリップフロップ
回路７００では、Ｐチャネルトランジスタ５０２及びＮ
チャネルトランジスタ５０１がオン状態となり、カウン
タ回路１０３の出力１０４の論理レベルがＤ型フリップ
フロップ回路７００内に取りまれ、また、インバータ５
１０の出力はHighレベルとなる。

【００４１】このようにして生成した内部クロック信号
２１３は、ラッチ信号発生回路３１３に入力する。ラッ
チ信号発生回路３１３は、上述したように、内部クロッ
ク信号２１３のLowからHighへの遷移時に２.５ｎｓのLo
wレベル幅の信号３０８を出力し、この信号３０８はラ
ッチ回路３０２に入力する。ラッチ回路３０２には、レ
シーバ回路３００によって外部入力信号３１０を波形整
形して得た信号３０４が入力しており、ラッチ回路３０
２は、図１１に示すように、信号３０８のHighからLow
の遷移により信号３０４の論理レベルをラッチし、内部
に取り込むとともに信号３０５として出力する。

【００４２】再度、２.５ｎｓ後に信号１０２がLowレベ
ルとなると、インバータ２００の出力２０１はHighとな
る。したがって、ＮＡＮＤゲート２０４の出力がHigh、
ＮＯＲゲート２０３の出力がLowとなって。Ｐチャネル
トランジスタ２０８及びＮチャネルトランジスタ２０７
がオフ状態となる。Ｄ型フリップフロップ回路７００で
は、Ｐチャネルトランジスタ５０３及びびＮチャネルト
ランジスタ５０４がオン状態となり、インバータ５１０
の出力のHighレベルがインバータ５１４に入力し、出力
７０２がLowとなる。したがって、カウンタ回路１０３
の出力１０４は再度Highレベルとなる。これにより、イ
ンバータ１０７の出力１０８がLowレベルとなる。

【００４３】再度、１.５ｎｓ後には信号１０２がHigh
レベルとなり、信号２０１がLowレベルとなる。信号１
０４はHighレベルとなっているので、ＮＯＲゲート２０
３の出力はLowレベルのままであり、ＮＡＮＤゲート２
０２の出力がHighレベルとなる。したがって、Ｐチャネ
ルトランジスタ２０６がオン状態となり、内部クロック
信号２１２はHighレベルに遷移する。一方、信号１０８
がLowレベルとなっているのでＮＯＲゲート２０５の出
力がHighレベルとなり、ＮＡＮＤゲート２０４の出力は
Highレベルのままとなる。したがってＮチャネルトラン
ジスタ２０９がオン状態となり、内部クロック信号２１
３はLowレベルに遷移する。

【００４４】ここで、外部クロック信号ＣＬＫは４ｎｓ
の周期で動作しているが、内部クロック信号２１２がLo
wレベルに遷移してから再度Highレベルに遷移するの
は、４ｎｓ後となっている。このため、内部クロック信
号２１２は、図１１に示すように、完全に接地レベルに
達してから、再度Highレベルに遷移し始める。したがっ
て、内部クロック信号２１２として、Highレベル時とHi
ghレベル時の間に充分なLow幅及びLowレベルを持った正
常な信号波形が伝搬する。同様に、内部クロック信号２
１３においても、Highレベル時とHighレベル時の間に充
分なLow幅及びLowレベルを持った正常な信号波形が伝搬
する。

【００４５】以上、説明したように本実施の形態の論理
回路では、外部クロック信号から、それぞれの周期が外
部クロック信号の周期の２倍である２つの内部クロック
信号２１２,２１３を生成することにより、例えば外部
クロック信号ＣＬＫの周期が４ｎｓであっても、各内部
クロック信号２１２,２１３は８ｎｓの周期で動作する
ため、配線抵抗や配線容量の存在にも関わらず、各内部
クロック信号２１２,２１３は正常に伝搬されることに
なる。各内部クロック信号２１２,２１３からは、外部
入力信号のラッチ回路においてLowからHighに遷移する
ときに必要な幅を有するラッチ信号が生成され、これに
よって、異なる２つのラッチ回路３０１,３０２が交互
に制御されて外部入力信号が取り込まれる。

【００４６】

【発明の効果】以上、説明したように本発明の論理回路
は、外部クロック信号から交互に動作する倍周期の２つ
の内部クロック信号を生成し、それぞれの内部クロック
信号により別々のラッチ回路を制御して外部入力信号を
ラッチすることにより、内部クロック信号の動作周波数
を緩和することができるので、より高周波の外部クロッ
ク信号を用いた場合であっても、安定して外部入力信号
のラッチ動作を行うことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の一形態の論理回路における内部
クロック信号生成部の構成を示すブロック図である。

【図２】本発明の実施の一形態の論理回路におけるラッ
チ回路部の構成を示すブロック図である。

【図３】本発明の別の実施の形態の論理回路における内
部クロック信号生成部の構成を示すブロック図である。

【図４】本発明の別の実施の形態の論理回路におけるラ
ッチ回路部の構成を示すブロック図である。

【図５】(a)はＤ型フリップフロップ回路の端子を説明
する図、(b)はＤ型フリップフロップ回路の内部構成を
示す回路図である。

【図６】内部クロック信号生成回路の構成を示す回路図
である。

【図７】カウンタ回路の構成を示す回路図である。

【図８】ラッチ信号発生回路の構成を示す回路図であ
る。

【図９】外部クロック信号による外部入力信号のラッチ
動作を行う従来の論理回路の構成の一例を示すブロック
図である。

【図１０】本発明の実施の一形態の論理回路での各内部
信号の時間変化を示す波形図である。

【図１１】本発明の別の実施の形態の論理回路での各内
部信号の時間変化を示す波形図である。

【図１２】図９に示す従来の論理回路を外部クロック信
号の周期を５ｎｓとして動作させた時の各内部信号の時
間変化を示す波形図である。

【図１３】図９に示す従来の論理回路を外部クロック信
号の周期を４ｎｓとして動作させた時の各内部信号の時
間変化を示す波形図である。

【符号の説明】

１００,３００レシーバ回路１０１内部クロック信号生成回路１０３カウンタ回路１１２,１１３,２１２,２１３内部クロック信号３１０外部入力信号３１２,３１３ラッチ信号発生回路９０８内部クロック信号生成部９１０ラッチ回路部ＣＬＫ外部クロック信号

Claims

【特許請求の範囲】

【請求項１】外部クロック信号に応じて外部入力信号
のラッチ動作を行う論理回路において、入力する前記外部クロック信号を、周期が前記外部クロ
ック信号の周期より長くかつ交互に動作する複数の内部
クロック信号に分配し、前記各内部クロック信号によって同一の前記外部入力信
号をラッチすることを特徴とする論理回路。
【請求項２】外部クロック信号に応じて外部入力信号
のラッチ動作を行う論理回路であって、入力する前記外部クロック信号に基づいて、周期が前記
外部クロック信号の周期より長くかつ交互に動作する複
数の内部クロック信号を生成する内部クロック信号生成
手段と、前記各内部クロック信号ごとに設けられ、対応する内部
クロック信号での論理レベルの遷移に応じて前記外部ク
ロック信号をラッチするラッチ手段と、を有する論理回
路。
【請求項３】前記各ラッチ手段がそれぞれＤ型フリッ
プフロップ回路で構成され、前記各Ｄ型フリップフロッ
プ回路の出力が同一の信号線に接続されている請求項２
に記載の論理回路。
【請求項４】前記内部クロック信号の数が２であっ
て、前記各内部クロック信号の周期が前記外部クロック
信号の周期の２倍である、請求項１乃至３いずれか１項
に記載の論理回路。