JPH04239334A - 故障検証方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路のテストパター
ンを発生させて故障検証を行う故障検証方式に関する。

【０００２】

【従来の技術】論理回路のテストパターンを発生させて
故障検証を行う場合に、従来では、例えば、コンピュー
タサイエンスプレス社発行の著書「Ｍ．Ａ．Ｂｒｅｕｅ
ｒ　＆　Ａ．Ｄ．Ｆｒｉｅｄｍａｎ　」による文献「デ
ジタルシステムの診断および信頼性設計第２５〜１６２
頁、第２２４〜２４１頁」に開示されているように、こ
れをソフトウェアにより実現していた。

【０００３】

【発明が解決しようとする課題】このように従来の故障
検証方式はソフトウェアにより実現されていたので、大
規模回路ではテストパターン発生とその故障検証に膨大
な処理時間がかかるという欠点があった。

【０００４】本発明はこのような従来の欠点を改善した
もので、その目的は、テストパターン発生と故障検証に
要する処理時間を短縮することの可能な故障検証方式を
提供することにある。

【０００５】

【課題を解決するための手段】本発明の故障検証方式は
、論理回路を検査するテストパターンをハードウェアで
発生するテストパターン発生手段と、前記テストパター
ン発生手段で発生されたパターンを入力して、該パター
ンで検出される縮退故障をハードウェアで検証する故障
シミュレーション手段と、前記テストパターンに対する
期待値及び検出された故障を格納する格納手段と、前記
テストパターン発生手段と故障シミュレーション手段を
ハードウェアで制御する制御手段とを有している。

【０００６】上記テストパターン発生手段は、任意の出
力数のランダムパターンを発生可能に構成されている。 。

【０００７】また、上記故障シミュレーション手段は、
対象とすべき被論理回路構成素子の正イベント、故障イ
ベントを選択する手段と、各々のイベントを分けて格納
する手段と、前記各々のイベントに基きどの素子に正イ
ベント又は故障イベントが起きたかを示すフラグを格納
する手段と、前記正イベントにより素子の入力状態が書
き換えられる入力状態格納手段と、前記故障イベントを
入力し、素子への故障を設定する手段と、素子の属性を
格納する手段と、被論理回路の所定方向にレベル付けさ
れた各レベルの実行制御データを格納する手段と、前記
素子状態格納手段、故障設定手段及び素子属性格納手段
からのデータを入力して正シミュレーション及び故障シ
ミュレーションを実行する手段と、前記実行手段の正シ
ミュレーションの出力値を格納する手段と、正シミュレ
ーションの結果と該素子の旧結果とを比較して正イベン
トの発生を調べる手段と、正イベントが発生している時
は正イベントを順次格納していく手段と、正シミュレー
ション及び故障シミュレーションの実行手段で故障が伝
播した時、故障イベントを順次格納していく手段と、素
子の入力側と出力側の接続先を格納する手段と、前記正
イベント又は故障イベントを基に素子の出力側接続先へ
の正伝播データ又は故障伝播データを作成し格納する手
段と、前記格納されたデータを順次読み出しながら、素
子の出力側接続先へ転送する手段とから構成されている
。また、上記テストパターン発生手段は、素子の入力側
と出力側の接続先と素子の属性とを入力して、論理回路
の出力端子又はフリップフロップから入力端子又はフリ
ップフロップに向って内部をトレースして、一定の評価
基準の基に、故障を検出しやすいランダム・パターンを
発生するように構成されている。

【０００８】また、テストパターン発生手段は、設定さ
れた素子の故障と前記素子の入出力側の接続先と素子の
属性とを入力して、設定された故障を発生するように構
成されている。また、テストパターン発生手段と故障シ
ミュレーション手段との間に緩衝手段が設けられている
。さらに上記故障検証方式の構成を具備する複数の装置
と、各々の装置に接続し、装置間のデータ転送を行うネ
ットワーク手段と、接続された全ての装置を制御する制
御手段とを備えている。

【０００９】

【作用】本発明では、テストパターン発生及び故障検証
をソフトウェアでなくハードウェアで行うようにしてお
り、これにより、処理の高速化を図る。

【００１０】

【実施例】以下、本発明の実施例について図面を用いて
説明する。図１は本発明の第１の実施例のブロック図で
ある。この第１の実施例では、論理回路を検査するテス
トパターンをハードウェアで発生する１つ又は複数のテ
ストパターン発生手段１と、テストパターン発生手段１
で発生されたパターンを入力して、該パターンで検出さ
れる“０”，“１”の縮退故障をハードウェアで検証す
る１つ又は複数の故障検証手段２と、テストパターンに
対する期待値及び検出された故障を格納する格納手段４
と、テストパターン発生手段１と故障検証手段２をハー
ドウェアで制御する制御手段３とが設けられている。

【００１１】このような構成の第１の実施例の処理につ
いて具体的に説明する。

【００１２】図２は被論理回路の一例を示す図であり、
図において、１００１〜１００５は入力端子、１００９
は出力端子、１００６〜１００８は基本素子（ゲート）
である。また、ｆ１　〜ｆ１０は定義された故障であり
、ｐ１　〜ｐ３　は発生されたテストパターンであって
、被論理回路は入力端子から出力端子に向ってレベル付
Ｌ１　，Ｌ２　，Ｌ３　，Ｌ４　がなされている。

【００１３】図３は第１の実施例の処理動作を示すフロ
ーチャートであり、いま、被論理回路が図２のようなも
のであるとしてその処理動作を説明する。

【００１４】先づ、被論理回路の素子属性、各素子間の
入出力接続データ、初期状態が制御手段３の制御の下で
故障検証手段２内のメモリ、レジスタ等に設定される（
ステップＳ１）。次に制御手段３の制御の下で、素子の
入出力に定義する故障を故障検証手段２内に設定する（
ステップＳ２）。しかる後、制御手段３の制御の下で、
テストパターン発生手段１より被論理回路の入出力端子
にテストパターン、例えばランダムパターンが入力され
、故障検証手段２に設定される（ステップＳ３）。 例えば、図４に示すようなパターンＰ１　を発生させ、
これを入力させることができる。なお、被論理回路が、
フリップフロップを含み、シフトレジスタを用いてスキ
ャンパス構造になっている様な回路では、スキャンパス
を用いて検査ができるので、スキャンフリップフロップ
にもテストパターンが設定される。

【００１５】次に発生されたパターンを用いて、故障検
証手段２で定義された故障に対して故障シミュレーショ
ンが実行される。図２の被論理回路の例えば、レベルＬ
１　の入力端子１００１〜１００５からレベルＬ４　の
出力端子１００９に向って論理及び故障シミュレーショ
ンが実行される（ステップＳ４）。その結果、基本素子
１００６のｆ２　，基本素子１００７のｆ６　，及び基
本素子１００８のｆ１０の故障が検出され、出力期待値
が求められる。なお、被論理回路がスキャンパス構造に
なっている回路ではスキャンフリップフロップでも故障
検出が行われる。

【００１６】このような処理により正解値が求まると、
制御手段３の制御によって、出力端子１００９の出力期
待値“０”及び検出された故障ｆ２　，ｆ６　，ｆ１０
が格納手段４に格納される（ステップＳ５）。

【００１７】次に制御手段３によって全故障検出された
かどうか、あるいは許容検出率以内に入っているかどう
か調べられ（ステップＳ６）、条件を満足したならば終
了する。そうでなければさらにテストパターン、例えば
図４（ａ）のパターンＰ２　，Ｐ３　が発生され、同様
の動作が行われる。

【００１８】なお、上記処理例では、テストパターンＰ
１　，Ｐ２，Ｐ３　を順次に入力して行うとしたが、複
数のテストパターンＰ１　，Ｐ２　，Ｐ３　を発生後、
それらをまとめて故障検証手段２に入力させて故障シミ
ュレーションを実行させることも可能である。また、テ
ストパターン発生手段１及び故障検証手段２をそれぞれ
複数個設け、これらによりテストパターンＰ１　，Ｐ２
　，Ｐ３　を並列に実行させることも可能である。

【００１９】図５にはこのようにして得られた正解値お
よび出力期待値が示されている。

【００２０】図６はテストパターン発生手段１の具体例
を示す図であり、図６において、５０１はマルチ・プレ
クサ、５０２〜５０５はＮＡＮＤゲート、５０６〜５０
９はフリップフロップ、５１０，５１１は排他的論理和
ゲート、５１２は被論理回路の入力端子に設定するパタ
ーンビット数を調製する回路である。図６の構成では、
テストパターン発生手段１は、制御手段３からの制御に
より、マルチプレクサ５０１、ＮＡＮＤゲート５０２〜
５０５、フリップフロップ５０６〜５０９、排他的論理
和ゲート５１０，５１１においてランダムパターンを発
生する。すなわち、先づ制御手段３からの制御によりフ
リップフロップ５０６〜５０９には、初期値が設定され
、次にマルチプレクサ５０１の切換えにより排他的論理
和ゲート５１０，５１１からのデータが入り、ランダム
パターンが発生される。なお、このようなテストパター
ン発生手段１の構成はある一定のランダムパターン長を
発生するハードウェアであるから、テストパターン発生
手段１から故障検証手段２へテストパターンを供給する
際、被論理回路の入力端子数に調整する必要がある。 このために入力端子設定回路５１２がさらに設けられ、
これによって、制御手段３の制御に基づき、被論理回路
の入力端子数に合うパターンを発生させることができる
。

【００２１】また、図７は故障検証手段２の具体例を示
す図である。図７において、１０は正又は故障イベント
を順次格納していくＦＩＦＯ（先入先出方式のバッファ
）、２０はＦＩＦＯ１０の出力を入力して正か故障イベ
ントかを選択する選択回路、３０は正イベントを格納す
るメモリー、４０は故障イベントを並列に格納するメモ
リー、４５はメモリー３０，４０を読出して、正又は故
障イベントの素子へフラグを立てるイベントメモリー、
５０は論理回路をレベル付して、レベル単位で故障シミ
ュレーションする際のレベル管理制御データや素子の識
別番号を格納するメモリー、６０は素子の入力状態を格
納するメモリー、７０は故障イベント４０、あるいは予
め素子に定義された故障データを基にして、シミュレー
ション対象素子へ複数故障を同時に設定する故障設定回
路、８０は素子の属性（ＡＮＤ，ＯＲ，ＥＸＯＲ等）を
コード化して、格納するメモリー、９０はメモリー６０
，７０，８０を入力して正及び複数故障のシミュレーシ
ョンを同時に実行する演算回路、１１０は回路９０の正
シミュレーションの出力結果を格納するメモリー、１２
０はメモリー１１０に格納されていた素子の旧出力値と
新出力値を比較して、正イベントが発生しているかどう
かチェックし、イベントが発生した場合は、メモリー５
０の出力データと素子の新出力値をＦＩＦＯ１３０へ出
力する正イベント伝播回路、１４０は回路９０で故障シ
ミュレーションの値が正シミュレーションと異る時、故
障識別番号や故障値等の故障イベントデータとメモリー
５０の出力を順次並列に格納するＦＩＦＯ、１５０は素
子の入／出力の接続先及びピン番号を格納したメモリー
で、ＦＩＦＯ１３０又は１４０に基づき、接続先を探す
メモリー、１６０はＦＩＦＯ１３０，１４０及びメモリ
ー１５０の出力を入力して正又は故障の伝播データを生
成する伝播データ作成回路、１７０は回路１６０の出力
を順次格納するＦＩＦＯ，１８０はＦＩＦＯ１７０を順
次読み出し、接続先へ転送する回路、１００は制御手段
３からの指示に基づき制御を行う制御回路、２０１〜２
１９はデータ信号線、３０１〜３２３は制御信号線であ
る。

【００２２】故障検証手段２がこのような構成となって
いる場合に、図２の回路において、テストパターン発生
手段１より発生されたパターンＰ１　が制御手段３の指
示により信号線３２０よりメモリー６０へ印加されると
、レベルＬ１　の入力端子１００１〜１００５の変化が
調べられる。イベントメモリー４５はテストパターン発
生手段１からのパターンがメモリー６０へ格納される際
、イベントが立てられている。図２の回路の場合、各入
力端子の変化が調べられ、入力端子１００２と１００３
が変化していることが判るので、次レベルへイベントを
伝播する（各素子の初期値は全てゼロになっている）。 このイベントの変化は図７において、メモリー６０，９
０，１１０，１３０，１５０，１７０，１０，３０と伝
わり、最終的にメモリー６０へ入る。これによりレベル
Ｌ１　の動作は終了する。

【００２３】また、レベルＬ２　以降の素子の故障シミ
ュレーションは次のようにしてなされる。すなわち、先
づ、イベントメモリー４５を探索し、イベントフラグが
立っている素子１００６を探索する。この素子のアドレ
スポインタが判れば、これを基にメモリー６０の素子入
力状態、メモリー８０の素子の属性を読み出し、回路９
０へ出力する。メモリー７０では素子１００６の新規故
障ｆ１　，ｆ２　，ｆ３　が設定され、回路９０へ出力
される。

【００２４】次に、回路９０では、メモリー６０，７０
，８０からのデータを入力して、正及び複数の故障シミ
ュレーションが行われる。故障ｆ１　とｆ３　は正論理
と同一結果となり、故障伝播はないが、ｆ２　は正論理
と異なり故障伝播する。従って、故障識別番号と故障値
がＦＩＦＯ１４０へ入り、素子１００６の正解値はメモ
リー１１０へ書き込まれる。

【００２５】イベントメモリー４５で１００６のイベン
ト処理が終ると、素子１００６のフラグは消され、次の
素子１００７が読み出される。素子１００７にもイベン
トフラグが立っているので、素子１００６と同様の処理
が行われる。回路９０では、素子１００７の故障ｆ４　
，ｆ５　，ｆ６　が同時に実行され、ｆ６　が故障伝播
し、ＦＩＦＯ１４０へ設定される。この素子１００７の
正及び複数の故障シミュレーションを行っている間に、
ＦＩＦＯ１４０に入っていた故障ｆ２　はメモリー１５
０で接続先を見つけて故障伝播データ形に直されてＦＩ
ＦＯ１７０へ格納される。

【００２６】次に、ＦＩＦＯ１７０のデータは転送回路
を経てＦＩＦＯ１０に入り、故障イベントであるからメ
モリー４０へ格納される。メモリー４０で素子１００８
に故障イベントが伝ってきたので、イベントメモリー４
５で素子１００８にイベントが立ち、素子１００７によ
りレベルＬ２　の処理が終了する。

【００２７】次に、イベントメモリー４５を探索し、素
子１００８にイベントが立っているのが判るので、メモ
リー５０を参照しながら素子１００８の処理が行われる
。素子１００８では伝播してきた故障ｆ２　，ｆ６　と
新規設定故障ｆ７　，ｆ８　，ｆ９　，ｆ１０の故障シ
ミュレーションが行われる。先づ最初にメモリー７０で
伝播してきた故障ｆ２　，ｆ６　を選択し、回路９０に
おいて正及びｆ２　，ｆ６　の故障シミュレーションを
実行する。ｆ２　，ｆ６　は故障伝播するので、ＦＩＦ
Ｏ１４０へ格納される。 次にｆ７　，ｆ８　，ｆ９　，ｆ１０が同時に故障シミ
ュレーションされ、伝播故障ｆ１０はＦＩＦＯ１４０へ
格納される。さらにメモリー１５０で接続先を探索して
伝播データに直されてＦＩＦＯ１７０へ格納され、その
後ＦＩＦＯ１０、メモリー４０と伝播する。メモリー４
０では、出力端子１００９に故障イベントがくるので、
イベントメモリー４５で出力端子１００９のイベントが
立つ。これにより、レベルＬ３　の処理が終了する。

【００２８】次にイベントメモリー４５を探索し、出力
端子１００９にイベントが立っているので、メモリー５
０を参照すると、出力端子１００９は被論理回路の最終
レベルであることが判る。従って、このレベルまで伝播
してきた故障ｆ２　，ｆ６　，ｆ１０は検出故障として
出力期待値とともに格納手段４に登録される。

【００２９】以上で１パターンに対する動作を終了する
。上記の説明でわかるように、故障検証手段２内で行わ
れる動作はパイプライン的に動作し、高速化が計られて
いる。

【００３０】図８は第１の実施例の変形例を示す図であ
り、図８において、５５０は故障検証手段２からの素子
の入出力接続データ３２２及び属性データ３２１を入力
して、出力端子又はフリップフロップより素子の入力側
にトレースして、ある一定の評価基準に従って発生すべ
きパターンに重み付を行う重み付け手段である。また５
６０は重み付け手段５５０で発生されたパターンの重み
付けを基にして、パターン発生を行う手段である。図７
は２つの制御信号（Ｃ１　とＣ２）によって、４入力の
信号（Ｄ１　〜Ｄ４　）を１つ選択する回路である。

【００３１】いま、図８の構成により、図９の論理回路
のテストパターンを発生する場合を考える。なお、図９
は２つの制御信号Ｃ１　，Ｃ２　によって４入力の信号
Ｄ１　〜Ｄ４　を１つ選択する回路である。先づ、制御
手段３の制御の下で、素子の入出力接続データ３２２と
素子の属性データ３２１が重み付け手段５５０へ入ると
、出力端子Ｅより素子の入力側を見てトレースを行い、
素子１１０７を探す。

【００３２】次に、素子１１０７よりさらにファンイン
側をトレースして素子１１０３〜１１０６を得る。この
ような素子から素子へのトレースの際、一定の評価基準
をもってテストパターンが発生しやすいか否かを調べて
いく。例えば、一つの基準として、ファンイン側が共通
の素子より信号を得ていないか否かチェックする。

【００３３】図９の例の場合、素子１１０７より素子１
１０３〜１１０６をトレースする際にはないが、素子１
１０３〜１１０６からファンイン側をトレースする時に
は上記のような例が起こりうる。例えば、素子１１０４
からファンイントレースしても、素子１１０６よりファ
ンイントレースしても、素子１１０２がでてくる。これ
は、素子１１０２から出ている信号が共通に使われるこ
とを意味している。従って、パターン発生の重みを大き
くすることが必要である。素子１１０１についても同様
に、パターン発生の重みを大きくする必要がある。

【００３４】次に、重み付け手段５５０で発生されたパ
ターンの重みに基づいて、パターン発生手段５６０でパ
ターンを発生する。例えば、図９の場合、Ｃ１　とＣ２
　は重みが大きいので、網羅的なパターンを発生し、Ｄ
１　〜Ｄ４　は代表的なパターンを発生する。図１０は
この様子を示す図であり、Ｃ１　とＣ２　には“００”
〜“１１”までの全ての組合せが入力し、Ｄ１　〜Ｄ４
　は全て“０”と全て“１”のパターンである。従って
、パターン数としては“４×２”で“８”パターンとな
る。もし図９の回路について、重み付けをしないで、網
羅的なパターンを発生すると２６　＝６４パターンとな
るから、重み付けをした場合は、パターン数を１／８に
減少させることができる。図９の場合、Ｃ１　とＣ２　
に上記４パターンを入力すると、Ｄ１　〜Ｄ４　は全て
活性化され、この信号線の故障検出が全て可能となる。

【００３５】図１１は第１の実施例の他の変形例を示す
図であり、図１１において、５７０は故障検証手段２よ
り検出故障情報３２３を受けて、残っている故障が何か
を識別し未検出故障を設定する未検出故障設定手段、５
８０は未検出故障を検出するパターンを自動的に求める
自動テストパターン発生手段である。

【００３６】いま、何らかの手段を用いて、テストパタ
ーンを作成したが、まだ未検出故障がいくつか残ってい
る場合を想定する。例えば、図２において、パターンＰ
１　〜Ｐ３　によって検出される故障はｆ２　，ｆ３　
，ｆ５　，ｆ６　，ｆ９　，ｆ１０であるが、ｆ１　，
ｆ４　，ｆ７　，ｆ８　は未検出故障とに残っていると
し、未検出故障ｆ１　を検出するテストパターンを発生
する場合を考える。

【００３７】図１１の未検出故障設定手段５７０は故障
検証手段２からのデータ３２３により、図２においてｆ
１　，ｆ４　，ｆ７　，ｆ８　が未検出故障として残っ
ているので、先づｆ１　を選択し、自動テストパターン
発生手段５８０へ設定する。自動テストパターン発生手
段５８０はｆ１　を検出するために、接続データ３２２
と属性データ３２１を参考にして素子１００６の反対側
の信号線を“１”にする。すなわち、端子１００２には
“１”が設定される。

【００３８】次にｆ１　は０縮退故障であるから、端子
１００１には“０”と反対の信号“１”を設定する。

【００３９】次に故障ｆ１　を伝播させるために、素子
１００８の他の２本の信号線を“０”にする必要がある
。 そこで、端子１００３又は１００４に“０”、端子１０
０５に“０”を設定する。このようにすることにより故
障ｆ１　は端子１００９へ伝わり、ｆ１　の故障が検出
される。図４のＡＴＧＰは、このような形で求められた
テストパターンである。

【００４０】ｆ１　を求めるためのテストパターンが求
められると、このパターンは故障検証手段２へ送られ、
このテストパターンで検出される故障が他にもないか否
かが調べられる。未検出故障が他にも残っている場合は
、同様の手続きを行いテストパターンを作成する。なお
、上記例えば、未検出故障として残っているものに対し
て処理を開始したが、最初から図１１の構成を用いて処
理を行うこともできる。

【００４１】図１２は本発明の第２の実施例のブロック
図であり、この第２の実施例では、図１に示す第１の実
施例の構成に、緩衝手段８−１，８−２と制御信号線９
が付加された構成となっている。このような構成によっ
て、テストパターン発生及び格納とテストパターンによ
る故障検出検証とが同時に並行して行われ、全体の効率
をより向上させることができる。例えば、テストパター
ン発生手段１でランダムな１パターンを発生した場合に
、それを緩衝手段８−１へ格納することによって、次の
パターン発生を起動できる。一方、故障検証手段２は緩
衝手段８−１にパターンが格納されていれば、それを受
けて故障シミュレーションを行い、期待値や検出故障を
緩衝手段８−２へ格納することで、次の故障シミュレー
ションを開始できる。すなわち、テストパターン発生手
段１と故障検証手段２の動作を独立して行わせることが
できて、効率が非常に良くなる。

【００４２】図１３は本発明の第３の実施例のブロック
図であり、図１３において、２０００，３０００，４０
００はテストパターン発生及び故障検証手段、５０００
は装置２０００，３０００，４０００間のデータ転送を
行うネットワーク、６０００は全体を制御する制御手段
、５００１〜５００８は信号線である。

【００４３】この第３の実施例では、予め被論理回路を
分割し部分回路として各装置に割り当て、その後、個々
の部分回路に対して、テストパターンの発生と故障シミ
ュレーションを行うことによって高速に処理を実行する
ことができる。共通に使用されている被論理回路の信号
等はネットワークを通して各々の装置間でデータ転送さ
れる。

【００４４】

【発明の効果】以上説明したように本発明は、テストパ
ターン発生及び故障検証の処理をハードウェア化し、さ
らにパイプライン化や並列化を行うことによって、テス
トパターン発生及びその故障検証を超高速に行うことが
できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例のブロック図である。

【図２】被論理回路の一例を示す図である。

【図３】本発明の第１の実施例の処理動作を示すフロー
チャートである。

【図４】テストパターンの一例を示す図である。

【図５】故障検証例を示す図である。

【図６】テストパターン発生手段の具体例を示す図であ
る。

【図７】故障検証手段の具体例を示す図である。

【図８】本発明の第１の実施例の変形例を示す図である
。

【図９】被論理回路の一例を示す図である。

【図１０】パターン発生例を示す図である。

【図１１】本発明の第１の実施例の他の変形例を示す図
である。

【図１２】本発明の第２の実施例のブロック図である。

【図１３】本発明の第３の実施例のブロック図である。

【符号の説明】

１　　テストパターン発生手段 ２　　故障検証手段 ３　　制御手段 ５５０　　重み付け手段 ５６０　　パターン発生手段 ５７０　　未検出故障設定手段 ５８０　　自動テストパターン発生手段８−１　　緩衝
手段 ８−１　　緩衝手段 ５０００　　ネットワーク ６０００　　制御手段

Claims (7)

【特許請求の範囲】
1. 【請求項１】　　論理回路を検査するテストパターンを
   ハードウェアで発生するテストパターン発生手段と、前
   記テストパターン発生手段で発生されたパターンを入力
   して、該パターンで検出される縮退故障をハードウェア
   で検証する故障シミュレーション手段と、前記テストパ
   ターンに対する期待値及び検出された故障を格納する格
   納手段と、前記テストパターン発生手段と故障シミュレ
   ーション手段をハードウェアで制御する制御手段とを有
   していることを特徴とする故障検証方式。
2. 【請求項２】　　請求項（１）記載の故障検証方式にお
   いて、テストパターン発生手段は、任意の出力数のラン
   ダムパターンを発生可能に構成されていることを特徴と
   する故障検証方式。
3. 【請求項３】　　請求項（１）記載の故障検証方式にお
   いて、故障シミュレーション手段は、対象とすべき被論
   理回路構成素子の正イベント、故障イベントを選択する
   手段と、各々のイベントを分けて格納する手段と、前記
   各々のイベントに基きどの素子に正イベント又は故障イ
   ベントが起きたかを示すフラグを格納する手段と、前記
   正イベントにより素子の入力状態が書き換えられる入力
   状態格納手段と、前記故障イベントを入力し、素子への
   故障を設定する手段と、素子の属性を格納する手段と、
   被論理回路の所定方向にレベル付けされた各レベルの実
   行制御データを格納する手段と、前記素子状態格納手段
   、故障設定手段及び素子属性格納手段からのデータを入
   力して正シミュレーション及び故障シミュレーションを
   実行する手段と、前記実行手段の正シミュレーションの
   出力値を格納する手段と、正シミュレーションの結果と
   該素子の旧結果とを比較して正イベントの発生を調べる
   手段と、正イベントが発生している時は正イベントを順
   次格納していく手段と、正シミュレーション及び故障シ
   ミュレーションの実行手段で故障が伝播した時、故障イ
   ベントを順次格納していく手段と、素子の入力側と出力
   側の接続先を格納する手段と、前記正イベント又は故障
   イベントを基に素子の出力側接続先への正伝播データ又
   は故障伝播データを作成し格納する手段と、前記格納さ
   れたデータを順次読み出しながら、素子の出力側接続先
   へ転送する手段とから構成されていることを特徴とする
   故障検証方式。
4. 【請求項４】　　請求項（３）記載の故障検証方式にお
   いて、テストパターン発生手段は、素子の入力側と出力
   側の接続先と素子の属性とを入力して、論理回路の出力
   端子又はフリップフロップから入力端子又はフリップフ
   ロップに向って内部をトレースして、一定の評価基準の
   基に、故障を検出しやすいランダム・パターンを発生す
   るように構成されていることを特徴とする故障検証方式
   。
5. 【請求項５】　　請求項（３）記載の故障検証方式にお
   いて、テストパターン発生手段は、設定された素子の故
   障と前記素子の入出力側の接続先と素子の属性とを入力
   して、設定された故障を発生するように構成されている
   ことを特徴とする故障検証方式。
6. 【請求項６】　　請求項（１）記載の故障検証方式にお
   いて、テストパターン発生手段と故障シミュレーション
   手段との間に緩衝手段が設けられていることを特徴とす
   る故障検証方式。
7. 【請求項７】　　請求項（１）記載の故障検証方式の構
   成を具備する複数の装置と、各々の装置に接続し、装置
   間のデータ転送を行うネットワーク手段と、接続された
   全ての装置を制御する制御手段とを備えていることを特
   徴とする故障検証方式。