JPH04239338A - マイクロプログラム網羅率測定方式 - Google Patents
マイクロプログラム網羅率測定方式Info
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- JPH04239338A JPH04239338A JP3012612A JP1261291A JPH04239338A JP H04239338 A JPH04239338 A JP H04239338A JP 3012612 A JP3012612 A JP 3012612A JP 1261291 A JP1261291 A JP 1261291A JP H04239338 A JPH04239338 A JP H04239338A
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- JP
- Japan
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- address
- branch
- execution
- microprogram
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- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
- G06F9/265—Microinstruction selection based on results of processing by address selection on input of storage
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/3668—Testing of software
- G06F11/3672—Test management
- G06F11/3676—Test management for coverage analysis
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、論理シミュレーション
モデル内にロードされたマイクロプログラムに対してマ
イクロプログラム内の分岐命令の分岐方向の実行に対す
る網羅性を測定するマイクロプログラム網羅率測定方式
に関する。
モデル内にロードされたマイクロプログラムに対してマ
イクロプログラム内の分岐命令の分岐方向の実行に対す
る網羅性を測定するマイクロプログラム網羅率測定方式
に関する。
【０００２】
【従来の技術】従来、例えば特開平２−９３７０号に開
示されているように、マイクロプログラムの実行に対す
る網羅性を測定する場合には、論理シミュレーションの
結果である信号変化情報、例えばタイムチャートを入力
して測定していた。
示されているように、マイクロプログラムの実行に対す
る網羅性を測定する場合には、論理シミュレーションの
結果である信号変化情報、例えばタイムチャートを入力
して測定していた。
【０００３】
【発明が解決しようとする課題】ところで、マイクロプ
ログラムの網羅率の測定を行う時には、長大なクロック
の論理シミュレーションを実行するのが通例であるが、
そのようなときに、上述した従来の方式では、論理シミ
ュレーションの結果である信号変化情報が膨大となり、
ファイル容量が増加し、さらには、ファイル出力に要す
る時間が増加するためにシミュレーション全体に要する
時間が増大するという欠点があった。
ログラムの網羅率の測定を行う時には、長大なクロック
の論理シミュレーションを実行するのが通例であるが、
そのようなときに、上述した従来の方式では、論理シミ
ュレーションの結果である信号変化情報が膨大となり、
ファイル容量が増加し、さらには、ファイル出力に要す
る時間が増加するためにシミュレーション全体に要する
時間が増大するという欠点があった。
【０００４】本発明はこのような従来の欠点を改善した
もので、その目的は、長大クロックの論理シミュレーシ
ョンを行って網羅率を測定する場合にも、出力ファイル
の容量の増加を抑え、さらには、シミュレーション全体
に要する時間の増加を有効に抑えることの可能なマイク
ロプログラム網羅率測定方式を提供することにある。
もので、その目的は、長大クロックの論理シミュレーシ
ョンを行って網羅率を測定する場合にも、出力ファイル
の容量の増加を抑え、さらには、シミュレーション全体
に要する時間の増加を有効に抑えることの可能なマイク
ロプログラム網羅率測定方式を提供することにある。
【０００５】
【課題を解決するための手段】本発明のマイクロプログ
ラム網羅率測定方式は、マイクロプログラムの分岐命令
の分岐元アドレスと分岐先アドレスとの対応情報を記憶
する第１の記憶手段と、分岐先の命令の実行回数を保持
する第２の記憶手段と、マイクロプログラムの実行中の
アドレスを保持する現実行アドレス記憶手段と、マイク
ロプログラムの直前に実行したアドレスを保持する直前
実行アドレス記憶手段と、シミュレーション実行中に、
直前実行アドレス記憶手段に保持されたアドレスを分岐
元アドレスとみなし、現実行アドレス記憶手段に保持さ
れたアドレスを分岐先アドレスとみなして、第１の記憶
手段に保持された対応情報を検索し、対応する第２の記
憶手段に保持された実行回数を更新する実行回数更新手
段と、現実行アドレス記憶手段に保持されたアドレスを
直前実行アドレス記憶手段に格納する移送手段とを有し
ている。
ラム網羅率測定方式は、マイクロプログラムの分岐命令
の分岐元アドレスと分岐先アドレスとの対応情報を記憶
する第１の記憶手段と、分岐先の命令の実行回数を保持
する第２の記憶手段と、マイクロプログラムの実行中の
アドレスを保持する現実行アドレス記憶手段と、マイク
ロプログラムの直前に実行したアドレスを保持する直前
実行アドレス記憶手段と、シミュレーション実行中に、
直前実行アドレス記憶手段に保持されたアドレスを分岐
元アドレスとみなし、現実行アドレス記憶手段に保持さ
れたアドレスを分岐先アドレスとみなして、第１の記憶
手段に保持された対応情報を検索し、対応する第２の記
憶手段に保持された実行回数を更新する実行回数更新手
段と、現実行アドレス記憶手段に保持されたアドレスを
直前実行アドレス記憶手段に格納する移送手段とを有し
ている。
【０００６】また、本発明のマイクロプログラム網羅率
測定方式は、前記と同様の現実行アドレス記憶手段と、
直前実行アドレス記憶手段と、移送手段とを有し、さら
に、マイクロプログラムの分岐命令の分岐元アドレスを
保持する第１の記憶手段と、実行された分岐元及び分岐
先アドレスとそのアドレスの実行回数とを保持する第２
の記憶手段と、シミュレーション実行中に、直前実行ア
ドレス手段に保持されたアドレスで第１の記憶手段を検
索し、一致すれば、直前実行アドレス記憶手段に保持さ
れたアドレスを分岐元アドレス、現実行アドレス記憶手
段に保持されたアドレスを分岐先アドレスとみなして、
前記第２の記憶手段に保持された分岐元及び分岐先アド
レスとそのアドレスの実行回数を更新する実行回数更新
手段とを有している。
測定方式は、前記と同様の現実行アドレス記憶手段と、
直前実行アドレス記憶手段と、移送手段とを有し、さら
に、マイクロプログラムの分岐命令の分岐元アドレスを
保持する第１の記憶手段と、実行された分岐元及び分岐
先アドレスとそのアドレスの実行回数とを保持する第２
の記憶手段と、シミュレーション実行中に、直前実行ア
ドレス手段に保持されたアドレスで第１の記憶手段を検
索し、一致すれば、直前実行アドレス記憶手段に保持さ
れたアドレスを分岐元アドレス、現実行アドレス記憶手
段に保持されたアドレスを分岐先アドレスとみなして、
前記第２の記憶手段に保持された分岐元及び分岐先アド
レスとそのアドレスの実行回数を更新する実行回数更新
手段とを有している。
【０００７】
【作用】本発明では、マイクロプログラム内の分岐命令
の分岐方向の実行に対する網羅率の測定を論理シミュレ
ーションを実行しながら行う。
の分岐方向の実行に対する網羅率の測定を論理シミュレ
ーションを実行しながら行う。
【０００８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【０００９】図１は本発明の第１の実施例のブロック図
である。
である。
【００１０】図１を参照すると、本実施例では、論理シ
ミュレーションモデルａとマイクロプログラムｂとの入
力により論理シミュレーションを行う１ステップシミュ
レーション部１と、マイクロプログラムｂの分岐命令の
分岐元アドレスと分岐先アドレスとの対応情報を記憶す
る分岐対応表２と、分岐先の各々に対応する分岐先の命
令の実行回数を保持する網羅表３と、論理シミュレーシ
ョンモデルａ内のマイクロプログラムｂの実行中のアド
レスを保持する現実行アドレス記憶部４と、論理シミュ
レーションモデルａ内のマイクロプログラムｂの直前に
実行したアドレスを保持する直前実行アドレス記憶部５
と、シミュレーション実行中に、直前実行アドレス記憶
部５に保持されたアドレスを分岐元アドレスとみなし、
現実行アドレス記憶部４に保持されたアドレスを分岐先
アドレスとみなして、分岐対応表２に保持された対応情
報を検索し、これに対応する網羅表３内の実行回数を更
新する実行回数更新部６と、実行回数更新部６により実
行回数が更新された後に、現実行アドレス記憶部４に保
持されたアドレスを直前実行アドレス保持部５に格納す
る移送部７とシミュレーションの継続を判定するシミュ
レーション継続判定部８とを有している。
ミュレーションモデルａとマイクロプログラムｂとの入
力により論理シミュレーションを行う１ステップシミュ
レーション部１と、マイクロプログラムｂの分岐命令の
分岐元アドレスと分岐先アドレスとの対応情報を記憶す
る分岐対応表２と、分岐先の各々に対応する分岐先の命
令の実行回数を保持する網羅表３と、論理シミュレーシ
ョンモデルａ内のマイクロプログラムｂの実行中のアド
レスを保持する現実行アドレス記憶部４と、論理シミュ
レーションモデルａ内のマイクロプログラムｂの直前に
実行したアドレスを保持する直前実行アドレス記憶部５
と、シミュレーション実行中に、直前実行アドレス記憶
部５に保持されたアドレスを分岐元アドレスとみなし、
現実行アドレス記憶部４に保持されたアドレスを分岐先
アドレスとみなして、分岐対応表２に保持された対応情
報を検索し、これに対応する網羅表３内の実行回数を更
新する実行回数更新部６と、実行回数更新部６により実
行回数が更新された後に、現実行アドレス記憶部４に保
持されたアドレスを直前実行アドレス保持部５に格納す
る移送部７とシミュレーションの継続を判定するシミュ
レーション継続判定部８とを有している。
【００１１】図２は分岐対応表２の具体例を示す図であ
る。図２を参照すると、分岐対応表２は、分岐元表２１
と分岐先表２２とにより構成されている。分岐元表２１
の各エンドリはマイクロプログラムｂのアドレスに対応
しており、分岐先表２２とはポインタにより関連付けら
れている。すなわち、分岐元表２１は、そのアドレスが
分岐命令であるか否かを示す分岐命令フラグ２３と、分
岐先表２２へのポインタを示す分岐先表ポインタ２４と
から構成されており、分岐先表２２は、“１”のときに
エントリの終了を意味する終了フラグ２５と分岐先アド
レス２６とから構成されている。分岐先表ポインタ２４
は、分岐命令フラグ２３が“１”のときに有効であり、
分岐先表ポインタ２４で示される分岐先表２２のエント
リから終了フラグ２５が“１”のエントリまで分岐先ア
ドレスが格納されている。図２では、分岐命令は、アド
レス“１”及び“４”に存在し、アドレス“１”の分岐
命令の分岐先はアドレス“２”と“３”であり、アドレ
ス“４”の分岐命令の分岐先はアドレス“５”と“６”
である。
る。図２を参照すると、分岐対応表２は、分岐元表２１
と分岐先表２２とにより構成されている。分岐元表２１
の各エンドリはマイクロプログラムｂのアドレスに対応
しており、分岐先表２２とはポインタにより関連付けら
れている。すなわち、分岐元表２１は、そのアドレスが
分岐命令であるか否かを示す分岐命令フラグ２３と、分
岐先表２２へのポインタを示す分岐先表ポインタ２４と
から構成されており、分岐先表２２は、“１”のときに
エントリの終了を意味する終了フラグ２５と分岐先アド
レス２６とから構成されている。分岐先表ポインタ２４
は、分岐命令フラグ２３が“１”のときに有効であり、
分岐先表ポインタ２４で示される分岐先表２２のエント
リから終了フラグ２５が“１”のエントリまで分岐先ア
ドレスが格納されている。図２では、分岐命令は、アド
レス“１”及び“４”に存在し、アドレス“１”の分岐
命令の分岐先はアドレス“２”と“３”であり、アドレ
ス“４”の分岐命令の分岐先はアドレス“５”と“６”
である。
【００１２】また、図３は網羅表３の具体例を示す図で
ある。網羅表３は、実行回数３１から構成されており、
各エントリは、分岐先表２２のエントリと１対１に対応
しており、初期値として、“０”を有している。例えば
、網羅表３の第０エントリに格納される実行回数は、分
岐元アドレス“１”で分岐先アドレス“２”のパスが実
行された回数を示している。
ある。網羅表３は、実行回数３１から構成されており、
各エントリは、分岐先表２２のエントリと１対１に対応
しており、初期値として、“０”を有している。例えば
、網羅表３の第０エントリに格納される実行回数は、分
岐元アドレス“１”で分岐先アドレス“２”のパスが実
行された回数を示している。
【００１３】次にこのような第１の実施例における処理
動作を図４のフローチャートを用いて説明する。
動作を図４のフローチャートを用いて説明する。
【００１４】先づ、１ステップシミュレーション部１に
シミュレーションモデルａ及びマイクロプログラムｂが
ロードされると、論理シミュレーションが１ステップシ
ミュレーション部１によりマイクロプログラムｂの１ス
テップごとに行われる（ステップＳ１）。１ステップ分
の論理シミュレーションが終了すると、実行回数更新部
６は直前実行アドレス記憶部５に保持されたアドレスで
分岐元表２１を検索し、現実行アドレス記憶部４に保持
されたアドレスと一致する分岐先アドレス２６を分岐先
表２２より得、そのエントリに対応する網羅表３を更新
する（ステップＳ２）。この際、直前実行アドレス記憶
部５で保持されたアドレスで分岐元表２１を検索したと
きに、分岐命令フラグ２３が“０”ならば、網羅表３の
更新は行わない。例えば１ステップシミュレーション部
１により論理シミュレーションされた結果、現実行アド
レス記憶部４に“３”、直前実行アドレス記憶部５に“
１”なるアドレスが保持されているとする。その場合、
実行回数更新部６は、分岐元表２１の“１”エントリ目
の分岐命令フラグ２３の内容により、分岐命令であると
判断する。次に分岐先表２２の“０”エントリ目の分岐
先アドレス２６の内容“２”と現実行アドレス記憶部４
の内容“３”を比較する。不一致であるので終了フラグ
２５の内容を確認し、“０”つまりエントリの終了でな
いので、次のエントリである“１”エントリ目に対して
、分岐先アドレス２６の内容と現実行アドレス記憶部４
の内容とを比較する。今度は、一致したので網羅表３の
“１”エントリ目の実行回数３１に“１”を加算する。
シミュレーションモデルａ及びマイクロプログラムｂが
ロードされると、論理シミュレーションが１ステップシ
ミュレーション部１によりマイクロプログラムｂの１ス
テップごとに行われる（ステップＳ１）。１ステップ分
の論理シミュレーションが終了すると、実行回数更新部
６は直前実行アドレス記憶部５に保持されたアドレスで
分岐元表２１を検索し、現実行アドレス記憶部４に保持
されたアドレスと一致する分岐先アドレス２６を分岐先
表２２より得、そのエントリに対応する網羅表３を更新
する（ステップＳ２）。この際、直前実行アドレス記憶
部５で保持されたアドレスで分岐元表２１を検索したと
きに、分岐命令フラグ２３が“０”ならば、網羅表３の
更新は行わない。例えば１ステップシミュレーション部
１により論理シミュレーションされた結果、現実行アド
レス記憶部４に“３”、直前実行アドレス記憶部５に“
１”なるアドレスが保持されているとする。その場合、
実行回数更新部６は、分岐元表２１の“１”エントリ目
の分岐命令フラグ２３の内容により、分岐命令であると
判断する。次に分岐先表２２の“０”エントリ目の分岐
先アドレス２６の内容“２”と現実行アドレス記憶部４
の内容“３”を比較する。不一致であるので終了フラグ
２５の内容を確認し、“０”つまりエントリの終了でな
いので、次のエントリである“１”エントリ目に対して
、分岐先アドレス２６の内容と現実行アドレス記憶部４
の内容とを比較する。今度は、一致したので網羅表３の
“１”エントリ目の実行回数３１に“１”を加算する。
【００１５】しかる後に、移送部７により、現実行アド
レス記憶部７の内容が前アドレス記憶部５へ移送される
。（ステップＳ３）。次いで、シミュレーション継続判
定部８は、シミュレーションの継続を判定し（ステップ
Ｓ４）、継続するならば、以上の動作を繰り返し行い、
終了ならば以上の動作を完了する。
レス記憶部７の内容が前アドレス記憶部５へ移送される
。（ステップＳ３）。次いで、シミュレーション継続判
定部８は、シミュレーションの継続を判定し（ステップ
Ｓ４）、継続するならば、以上の動作を繰り返し行い、
終了ならば以上の動作を完了する。
【００１６】このような処理により、網羅表３に、分岐
命令の分岐方向に対する網羅性を示す情報を作成するこ
とができる。
命令の分岐方向に対する網羅性を示す情報を作成するこ
とができる。
【００１７】図５は本発明の第２の実施例のブロック図
である。
である。
【００１８】この第２の実施例では、第１の実施例の分
岐対応表２、網羅表３、実行回数更新部６のかわりに、
マイクロプログラムｂの分岐命令の分岐元アドレスを保
持する分岐元アドレス表１２と、実行された分岐元およ
び分岐先アドレスとそのアドレスの実行回数とを保持す
る網羅表１３と、シミュレーション実行中に、直前実行
アドレス記憶部５に保持されたアドレスで分岐元アドレ
ス表１２を検索し、一致すれば直前実行アドレス記憶部
５に保持されたアドレスを分岐元アドレスとみなし、ま
た現実行アドレス記憶部４に保持されたアドレスを分岐
先アドレスとみなして、網羅表１３に保持された分岐元
および分岐先アドレスとそのアドレスの実行回数を更新
する実行回数更新部１６とを有している。
岐対応表２、網羅表３、実行回数更新部６のかわりに、
マイクロプログラムｂの分岐命令の分岐元アドレスを保
持する分岐元アドレス表１２と、実行された分岐元およ
び分岐先アドレスとそのアドレスの実行回数とを保持す
る網羅表１３と、シミュレーション実行中に、直前実行
アドレス記憶部５に保持されたアドレスで分岐元アドレ
ス表１２を検索し、一致すれば直前実行アドレス記憶部
５に保持されたアドレスを分岐元アドレスとみなし、ま
た現実行アドレス記憶部４に保持されたアドレスを分岐
先アドレスとみなして、網羅表１３に保持された分岐元
および分岐先アドレスとそのアドレスの実行回数を更新
する実行回数更新部１６とを有している。
【００１９】図６は分岐元アドレス表１２の具体例を示
す図である。分枝元アドレス表１２は、分岐命令フラグ
２８により構成されており、各エントリはマイクロプロ
グラムｂのアドレスに対応している。分岐命令フラグ２
８が“１”のエントリは分岐命令であることを示し、“
０”であるエントリは分岐命令でないことを示している
。
す図である。分枝元アドレス表１２は、分岐命令フラグ
２８により構成されており、各エントリはマイクロプロ
グラムｂのアドレスに対応している。分岐命令フラグ２
８が“１”のエントリは分岐命令であることを示し、“
０”であるエントリは分岐命令でないことを示している
。
【００２０】また図７は網羅表１３の具体例を示す図で
ある。網羅表１３は、分岐元アドレス３１、分岐先アド
レス３２及び実行回数３３から構成されており、分岐元
アドレス３１と分岐先アドレス３２とをキーとして検索
、更新されるようになっている。
ある。網羅表１３は、分岐元アドレス３１、分岐先アド
レス３２及び実行回数３３から構成されており、分岐元
アドレス３１と分岐先アドレス３２とをキーとして検索
、更新されるようになっている。
【００２１】次に、このような第２の実施例における処
理動作を図８のフローチャートを用いて説明する。
理動作を図８のフローチャートを用いて説明する。
【００２２】先づ、１ステップシミュレーション部１に
シミュレーションモデルａ及びマイクロプログラムｂが
ロードされると、論理シミュレーションが１ステップシ
ミュレーション部１によりマイクロプログラムｂの１ス
テップごとに行われる（ステップＳ１１）。１ステップ
分の論理シミュレーションが終了すると、実行回数更新
部１６は、直前実行アドレス記憶部５に保持されたアド
レスで分岐元アドレス表１２を検索し、そのアドレスが
分岐命令ならば、直前実行アドレス記憶部５に保持され
たアドレスと現実行アドレス記憶部４に保持されたアド
レスとをキーとして、網羅表１３を更新する（ステップ
Ｓ１２）。網羅表１３の更新の仕方についてさらに詳細
に説明すると、直前実行アドレス記憶部５に保持された
アドレスと分岐元アドレス３１とを比較し、さらに現実
行アドレス記憶部４に保持されたアドレスと分岐先アド
レス３２とを比較し、両者が一致するエントリを捜す。 見つかったならば、そのエントリの実行回数３３を“１
”加算し、見つからなかった場合は、最後のエントリに
分岐元アドレス３１として直前実行アドレス記憶部５に
保持されたアドレスを分岐先アドレス３２として格納し
、現実行アドレス記憶部４に保持されたアドレスを実行
回数として“１”を格納する。
シミュレーションモデルａ及びマイクロプログラムｂが
ロードされると、論理シミュレーションが１ステップシ
ミュレーション部１によりマイクロプログラムｂの１ス
テップごとに行われる（ステップＳ１１）。１ステップ
分の論理シミュレーションが終了すると、実行回数更新
部１６は、直前実行アドレス記憶部５に保持されたアド
レスで分岐元アドレス表１２を検索し、そのアドレスが
分岐命令ならば、直前実行アドレス記憶部５に保持され
たアドレスと現実行アドレス記憶部４に保持されたアド
レスとをキーとして、網羅表１３を更新する（ステップ
Ｓ１２）。網羅表１３の更新の仕方についてさらに詳細
に説明すると、直前実行アドレス記憶部５に保持された
アドレスと分岐元アドレス３１とを比較し、さらに現実
行アドレス記憶部４に保持されたアドレスと分岐先アド
レス３２とを比較し、両者が一致するエントリを捜す。 見つかったならば、そのエントリの実行回数３３を“１
”加算し、見つからなかった場合は、最後のエントリに
分岐元アドレス３１として直前実行アドレス記憶部５に
保持されたアドレスを分岐先アドレス３２として格納し
、現実行アドレス記憶部４に保持されたアドレスを実行
回数として“１”を格納する。
【００２３】しかる後に、移送部７により、現実行アド
レス記憶部７の内容が前アドレス記憶部５へ移送される
。（ステッブＳ１３）。次いで、シミュレーション継続
判定部８は、シミュレーションの継続を判定し（ステッ
プＳ１４）、継続するならば、以上の動作を繰り返し行
い、終了ならば以上の動作を完了する。
レス記憶部７の内容が前アドレス記憶部５へ移送される
。（ステッブＳ１３）。次いで、シミュレーション継続
判定部８は、シミュレーションの継続を判定し（ステッ
プＳ１４）、継続するならば、以上の動作を繰り返し行
い、終了ならば以上の動作を完了する。
【００２４】
【発明の効果】以上説明したように、本発明は、マイク
ロプログラム内の分岐命令の分岐方向の実行に対する網
羅性の測定を、論理シミュレーションを実行しながら行
うことにより、長大クロックの論理シミュレーションを
行って網羅率を測定する場合にも、出力ファイルの容量
の増加を抑え、さらにはシミュレーション全体に要する
時間の増加を有効に抑えることができるという効果があ
る。
ロプログラム内の分岐命令の分岐方向の実行に対する網
羅性の測定を、論理シミュレーションを実行しながら行
うことにより、長大クロックの論理シミュレーションを
行って網羅率を測定する場合にも、出力ファイルの容量
の増加を抑え、さらにはシミュレーション全体に要する
時間の増加を有効に抑えることができるという効果があ
る。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第１の実施例における分岐対応表の具
体例を示す図である。
体例を示す図である。
【図３】本発明の第１の実施例における網羅表の具体例
を示す図である。
を示す図である。
【図４】本発明の第１の実施例における処理動作を説明
するためのフローチャートである。
するためのフローチャートである。
【図５】本発明の第２の実施例のブロック図である。
【図６】本発明の第２の実施例における分岐元アドレス
表の具体例を示す図である。
表の具体例を示す図である。
【図７】本発明の第２の実施例における網羅表の具体例
を示す図である。
を示す図である。
【図８】本発明の第２の実施例における処理動作を説明
するためのフローチャートである。
するためのフローチャートである。
１ １ステップシミュレーション部２ 分
岐対応表 ３ 網羅表 ４ 現実行アドレス記憶部 ５ 直前実行アドレス記憶部 ６ 実行回数更新部 ７ 移送部 ８ シミュレーション継続判定部１２ 分
岐元アドレス表 １３ 網羅表 １６ 実行回数更新部 ａ シミュレーションモデル ｂ マイクロプログラム
岐対応表 ３ 網羅表 ４ 現実行アドレス記憶部 ５ 直前実行アドレス記憶部 ６ 実行回数更新部 ７ 移送部 ８ シミュレーション継続判定部１２ 分
岐元アドレス表 １３ 網羅表 １６ 実行回数更新部 ａ シミュレーションモデル ｂ マイクロプログラム
Claims (2)
- 【請求項１】 論理シミュレーションモデル内にロー
ドされたマイクロプログラムに対してマイクロプログラ
ム内の分岐命令の分岐方向の実行に対する網羅性を測定
するマイクロプログラム網羅率測定方式において、マイ
クロプログラムの分岐命令の分岐元アドレスと分岐先ア
ドレスとの対応情報を記憶する第１の記憶手段と、前記
分岐先の各々に対応する前記分岐先の命令の実行回数を
保持する第２の記憶手段と、前記論理シミュレーション
モデル内の前記マイクロプログラムの実行中のアドレス
を保持する現実行アドレス記憶手段と、前記論理シミュ
レーションモデル内の前記マイクロプログラムの直前に
実行したアドレスを保持する直前実行アドレス記憶手段
と、シミュレーション実行中に、前記直前実行アドレス
記憶手段に保持されたアドレスを分岐元アドレスとみな
し、前記現実行アドレスに保持されたアドレスを分岐先
アドレスとみなして、前記第１の記憶手段に保持された
前記対応情報を検索し、対応する前記第２の記憶手段に
保持された前記実行回数を更新する実行回数更新手段と
、前記実行回数更新手段により実行回数が更新された後
に、前記現実行アドレス記憶手段に保持されたアドレス
を前記直前実行アドレス保持手段に格納する移送手段と
を有していることを特徴とするマイクロプログラム網羅
率測定方式。 - 【請求項２】 論理シミュレーションモデル内にロー
ドされたマイクロプログラムに対してマイクロプログラ
ム内の分岐命令の分岐方向の実行に対する網羅性を測定
するマイクロプログラム網羅率測定方式において、マイ
クロプログラムの分岐命令の分岐元アドレスを保持する
第１の記憶手段と、実行された分岐元及び分岐先アドレ
スとそのアドレスの実行回数とを保持する第２の記憶手
段と、前記論理シミュレーションモデル内の前記マイク
ロプログラムの実行中のアドレスを保持する現実行アド
レス記憶手段と、前記論理シミュレーションモデル内の
前記マイクロプログラムの直前に実行したアドレスを保
持する直前実行アドレス記憶手段と、シミュレーション
実行中に、前記直前実行アドレス記憶手段に保持された
アドレスで第１の記憶手段を検索し、一致すれば、前記
直前実行アドレス記憶手段で保持されたアドレスを分岐
元アドレスとみなし、前記現実行アドレス記憶手段に保
持されたアドレスを分岐先アドレスとみなして、前記第
２の記憶手段に保持された分岐元及び分岐先アドレスと
そのアドレスの実行回数を更新する実行回数更新手段と
、前記実行回数更新手段により実行回数が更新された後
に、前記現実行アドレス記憶手段に保持されたアドレス
を前記直前実行アドレス保持手段に格納する移送手段と
を有していることを特徴とするマイクロプログラム網羅
率測定方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012612A JPH04239338A (ja) | 1991-01-11 | 1991-01-11 | マイクロプログラム網羅率測定方式 |
| US08/361,703 US5515527A (en) | 1991-01-11 | 1994-12-22 | Method and system for measuring branch passing coverage in microprogram by use of memories for holding program addresses of instructions currently and latest executed for use in logic simulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012612A JPH04239338A (ja) | 1991-01-11 | 1991-01-11 | マイクロプログラム網羅率測定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239338A true JPH04239338A (ja) | 1992-08-27 |
Family
ID=11810195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3012612A Pending JPH04239338A (ja) | 1991-01-11 | 1991-01-11 | マイクロプログラム網羅率測定方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5515527A (ja) |
| JP (1) | JPH04239338A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016130923A (ja) * | 2015-01-13 | 2016-07-21 | トヨタ自動車株式会社 | コンピュータ・プログラムの検査用のコンピュータ・プログラム、検査装置及び検査方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2871907B1 (fr) * | 2004-06-22 | 2006-09-08 | Thales Sa | Dispositif de controle de la couverture structurelle d'un logiciel et procede mettant en oeuvre le dispositif |
| CN107977309B (zh) * | 2016-10-25 | 2021-02-12 | 腾讯科技（北京）有限公司 | 一种数据处理方法及其装置、系统 |
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| JPS60120446A (ja) * | 1983-12-02 | 1985-06-27 | Fujitsu Ltd | プログラムテスト管理方式 |
| JPS61127042A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | 論理シミユレ−シヨンのテストカバレ−ジ方式 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2699377B2 (ja) * | 1987-02-25 | 1998-01-19 | 日本電気株式会社 | ハードウエア論理シミユレータ |
| US4860197A (en) * | 1987-07-31 | 1989-08-22 | Prime Computer, Inc. | Branch cache system with instruction boundary determination independent of parcel boundary |
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| US5283873A (en) * | 1990-06-29 | 1994-02-01 | Digital Equipment Corporation | Next line prediction apparatus for a pipelined computed system |
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1991
- 1991-01-11 JP JP3012612A patent/JPH04239338A/ja active Pending
-
1994
- 1994-12-22 US US08/361,703 patent/US5515527A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5515527A (en) | 1996-05-07 |
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