JPH04239731A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JPH04239731A JPH04239731A JP661891A JP661891A JPH04239731A JP H04239731 A JPH04239731 A JP H04239731A JP 661891 A JP661891 A JP 661891A JP 661891 A JP661891 A JP 661891A JP H04239731 A JPH04239731 A JP H04239731A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】本発明はＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造の電界効果型トラ
ンジスタの製造方法に関するものである。
Ｄｏｐｅｄ Ｄｒａｉｎ）構造の電界効果型トラ
ンジスタの製造方法に関するものである。
【０００２】
【従来の技術】電界効果型トランジスタにおいて、ドレ
イン領域付近の高電界を緩和して、トランジスタの諸特
性を安定化し且つ高耐圧とするために、ドレイン領域の
不純物分布の変化を滑らかにしたＬＤＤ構造が用いられ
る。
イン領域付近の高電界を緩和して、トランジスタの諸特
性を安定化し且つ高耐圧とするために、ドレイン領域の
不純物分布の変化を滑らかにしたＬＤＤ構造が用いられ
る。
【０００３】この構造の電界効果型トランジスタの製造
方法としては、従来、半導体基板上にゲート電極を形成
した後、ゲート電極をマスクとして不純物イオンを注入
し、セルフアライメントによる低濃度領域を形成し、次
に、ゲート電極の両側壁にスペーサを設けた上、高濃度
イオンを注入する。このようにすると、ゲート電極の外
側に低濃度領域を有し、且つ該低濃度領域の外側に高濃
度領域を有するドレイン領域を有するＬＤＤ構造の電界
効果型トランジスタが得られる。この構造では、高濃度
領域とゲート電極間に形成された低濃度領域によって電
界が緩和され、上記の機能が満足される。
方法としては、従来、半導体基板上にゲート電極を形成
した後、ゲート電極をマスクとして不純物イオンを注入
し、セルフアライメントによる低濃度領域を形成し、次
に、ゲート電極の両側壁にスペーサを設けた上、高濃度
イオンを注入する。このようにすると、ゲート電極の外
側に低濃度領域を有し、且つ該低濃度領域の外側に高濃
度領域を有するドレイン領域を有するＬＤＤ構造の電界
効果型トランジスタが得られる。この構造では、高濃度
領域とゲート電極間に形成された低濃度領域によって電
界が緩和され、上記の機能が満足される。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
製造方法では、低濃度領域を形成するイオン注入と、高
濃度領域を形成するイオン注入との２回の濃度の異なる
イオン注入を行なっているため、製造プロセスが長くな
る欠点があった。本発明は上記の実情に鑑みなされたも
ので、１回のイオン打込みでＬＤＤ構造となし得る電界
効果型トランジスタの製造方法を提供することを目的と
する。
製造方法では、低濃度領域を形成するイオン注入と、高
濃度領域を形成するイオン注入との２回の濃度の異なる
イオン注入を行なっているため、製造プロセスが長くな
る欠点があった。本発明は上記の実情に鑑みなされたも
ので、１回のイオン打込みでＬＤＤ構造となし得る電界
効果型トランジスタの製造方法を提供することを目的と
する。
【０００５】
【課題を解決するための手段】本発明は上記課題を解決
するために、半導体層上にゲート絶縁膜とゲート電極を
形成し、全体を薄く絶縁膜で覆い、少なくともゲート絶
縁膜及びゲート電極の側壁部に絶縁膜を固着させた状態
で半導体層にイオンを打込み、ドレイン領域を所定のイ
オン濃度とすると共にドレイン領域のゲート電極側をド
レイン領域より低いイオン濃度にしたことを特徴とする
ものである。
するために、半導体層上にゲート絶縁膜とゲート電極を
形成し、全体を薄く絶縁膜で覆い、少なくともゲート絶
縁膜及びゲート電極の側壁部に絶縁膜を固着させた状態
で半導体層にイオンを打込み、ドレイン領域を所定のイ
オン濃度とすると共にドレイン領域のゲート電極側をド
レイン領域より低いイオン濃度にしたことを特徴とする
ものである。
【０００６】
【作用】上記手段により、少なくともゲート絶縁膜及び
ゲート電極の側壁部に絶縁膜を固着させた状態で半導体
層にイオンを打込むことにより、１回のイオン打込みで
ドレイン領域を所定のイオン濃度とすると共にドレイン
領域のゲート電極側をドレイン領域より低いイオン濃度
にしたＬＤＤ構造にできる。
ゲート電極の側壁部に絶縁膜を固着させた状態で半導体
層にイオンを打込むことにより、１回のイオン打込みで
ドレイン領域を所定のイオン濃度とすると共にドレイン
領域のゲート電極側をドレイン領域より低いイオン濃度
にしたＬＤＤ構造にできる。
【０００７】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。図１〜図３は本発明の一実施例の製造工程図
であり、以下工程順に説明する。
説明する。図１〜図３は本発明の一実施例の製造工程図
であり、以下工程順に説明する。
【０００８】まず、図１に示すように、ガラス等の絶縁
基板２１上にプラズマＣＶＤを用いてａ−Ｓｉを５００
オングストローム程度成膜し、この膜上に、ＸｅＣｌエ
キシマレーザ等を照射することにより、前記ａ−Ｓｉを
アニールし、ポリシリコン２２を形成する。このポリシ
リコン２２を、フォトリソグラフィを用いたエッチング
によりアイソレーションしてデバイスエリアを形成する
。
基板２１上にプラズマＣＶＤを用いてａ−Ｓｉを５００
オングストローム程度成膜し、この膜上に、ＸｅＣｌエ
キシマレーザ等を照射することにより、前記ａ−Ｓｉを
アニールし、ポリシリコン２２を形成する。このポリシ
リコン２２を、フォトリソグラフィを用いたエッチング
によりアイソレーションしてデバイスエリアを形成する
。
【０００９】次に、スパッタにより、前記ポリシリコン
２２上にＳｉＯ２ 等よりなるゲート絶縁膜を１０００
オングストローム程度の厚さに成膜し、続いて、前記Ｓ
ｉＯ２上にアルミニウム等からなるゲート電極を３００
０オングストローム程度成膜し、両層をエッチングによ
りパターニングしてゲート絶縁膜２４およびゲート電極
２３を形成する。
２２上にＳｉＯ２ 等よりなるゲート絶縁膜を１０００
オングストローム程度の厚さに成膜し、続いて、前記Ｓ
ｉＯ２上にアルミニウム等からなるゲート電極を３００
０オングストローム程度成膜し、両層をエッチングによ
りパターニングしてゲート絶縁膜２４およびゲート電極
２３を形成する。
【００１０】この後、図２に示すように、ＳＯＧ（Ｓｐ
ｉｎ ｏｎ Ｇｌａｓｓ）を用いて、前記絶縁基板
２１，ポリシリコン２２，ゲート電極２３及びゲート絶
縁膜２４上にＳｉＯ２ からなる絶縁膜２５を３００オ
ングストローム程度形成する。すなわち、エタノール等
の溶媒で希釈した水酸化シリコンＳｉ（ＯＨ）４ を、
前記絶縁基板２１，ポリシリコン２２，ゲート電極２３
及びゲート絶縁膜２４上に回転塗布し、７００〜９００
℃で熱処理すると、 Ｓｉ（ＯＨ）４ →ＳｉＯ２ ＋２Ｈ２ Ｏ↑
ｉｎ ｏｎ Ｇｌａｓｓ）を用いて、前記絶縁基板
２１，ポリシリコン２２，ゲート電極２３及びゲート絶
縁膜２４上にＳｉＯ２ からなる絶縁膜２５を３００オ
ングストローム程度形成する。すなわち、エタノール等
の溶媒で希釈した水酸化シリコンＳｉ（ＯＨ）４ を、
前記絶縁基板２１，ポリシリコン２２，ゲート電極２３
及びゲート絶縁膜２４上に回転塗布し、７００〜９００
℃で熱処理すると、 Ｓｉ（ＯＨ）４ →ＳｉＯ２ ＋２Ｈ２ Ｏ↑
【００１
１】の化学反応でＳｉＯ２ を成分とする絶縁膜２５が
形成される。この場合、水酸化シリコンを希釈して低濃
度として、ポリシリコン２２，ゲート電極２３及びゲー
ト絶縁膜２４上に回転塗布することにより、ゲート電極
２３及びゲート絶縁膜２４の側壁部に所望の厚さに形成
される。この場合、図２に示される如く、ゲート電極２
３とゲート絶縁膜の側壁部に固着される垂直部分２５Ａ
と、その外側でポリシリコン２２の表面上に固着される
水平部分２５Ｂが形成されるようにすることが重要であ
る。
１】の化学反応でＳｉＯ２ を成分とする絶縁膜２５が
形成される。この場合、水酸化シリコンを希釈して低濃
度として、ポリシリコン２２，ゲート電極２３及びゲー
ト絶縁膜２４上に回転塗布することにより、ゲート電極
２３及びゲート絶縁膜２４の側壁部に所望の厚さに形成
される。この場合、図２に示される如く、ゲート電極２
３とゲート絶縁膜の側壁部に固着される垂直部分２５Ａ
と、その外側でポリシリコン２２の表面上に固着される
水平部分２５Ｂが形成されるようにすることが重要であ
る。
【００１２】この状態で、絶縁膜２５上からポリシリコ
ン２２にリンイオンＰ＋ を加速電圧３０ＫＶ，１×１
０１５／ｃｍ２ で打込む。この場合、絶縁膜２５の垂
直部分２５Ａに対応する部分ではポリシリコン２２にリ
ンイオンＰ＋ が到達しにくく、リンイオンＰ＋ の濃
度が１×１０１５／ｃｍ２より低い低濃度領域ｎ− と
なり、絶縁膜２５の水平部分２５Ｂに対応する部分では
ポリシリコン２２にリンイオンＰ＋ が到達し易い為、
リンイオンＰ＋ の濃度が略１×１０１５／ｃｍ２ の
高濃度領域ｎ＋となる。 従って、１回の不純物ドープによりＬＤＤ構造が構成で
きる。次に、ＸｅＣｌエキシマレーザを照射し、前記低
濃度領域ｎ− および高濃度領域ｎ＋ からなるソース
領域Ｓ及びドレイン領域Ｄに打込まれたリンイオンＰ＋
の活性化を行う。
ン２２にリンイオンＰ＋ を加速電圧３０ＫＶ，１×１
０１５／ｃｍ２ で打込む。この場合、絶縁膜２５の垂
直部分２５Ａに対応する部分ではポリシリコン２２にリ
ンイオンＰ＋ が到達しにくく、リンイオンＰ＋ の濃
度が１×１０１５／ｃｍ２より低い低濃度領域ｎ− と
なり、絶縁膜２５の水平部分２５Ｂに対応する部分では
ポリシリコン２２にリンイオンＰ＋ が到達し易い為、
リンイオンＰ＋ の濃度が略１×１０１５／ｃｍ２ の
高濃度領域ｎ＋となる。 従って、１回の不純物ドープによりＬＤＤ構造が構成で
きる。次に、ＸｅＣｌエキシマレーザを照射し、前記低
濃度領域ｎ− および高濃度領域ｎ＋ からなるソース
領域Ｓ及びドレイン領域Ｄに打込まれたリンイオンＰ＋
の活性化を行う。
【００１３】この後は、図３に示すようにプラズマＣＶ
Ｄ等を用いて、上記絶縁膜２５の上にＳｉＮ等からなる
保護膜２６を成膜し、さらに、絶縁膜２５及び前記保護
膜２６の前記ソース領域Ｓ及びドレイン領域Ｄのコンタ
クト部に穴をあけ、アルミニウム等により配線をしてソ
ース電極２７，ドレイン電極２８を形成する。
Ｄ等を用いて、上記絶縁膜２５の上にＳｉＮ等からなる
保護膜２６を成膜し、さらに、絶縁膜２５及び前記保護
膜２６の前記ソース領域Ｓ及びドレイン領域Ｄのコンタ
クト部に穴をあけ、アルミニウム等により配線をしてソ
ース電極２７，ドレイン電極２８を形成する。
【００１４】以上のように、絶縁膜２５を形成すること
により、ゲート付近の絶縁膜２５の膜厚が厚くなるため
、イオンを打ち込んだ場合、絶縁膜２５の膜厚の厚い部
分が絶縁膜２５の膜厚の薄い部分に比べて低濃度になる
ため、１回のイオン打ち込みでＬＤＤ構造が構成できる
。したがって、製造時間が短縮されるため、コストを低
くすることができる。
により、ゲート付近の絶縁膜２５の膜厚が厚くなるため
、イオンを打ち込んだ場合、絶縁膜２５の膜厚の厚い部
分が絶縁膜２５の膜厚の薄い部分に比べて低濃度になる
ため、１回のイオン打ち込みでＬＤＤ構造が構成できる
。したがって、製造時間が短縮されるため、コストを低
くすることができる。
【００１５】又、ＳＯＧにより絶縁膜２５を形成するこ
とにより、ゲート付近の段差が滑らかになり、ソース電
極，ドレイン電極が、ゲート電極上部を乗り越えるとこ
ろのステップカバレジが改善され、ソース電極，ドレイ
ン電極が断線し難くなり、歩留まりが向上する。なお、
上記実施例では、ＴＦＴの場合で説明したが、この発明
は単結晶半導体装置にも適用できるものである。
とにより、ゲート付近の段差が滑らかになり、ソース電
極，ドレイン電極が、ゲート電極上部を乗り越えるとこ
ろのステップカバレジが改善され、ソース電極，ドレイ
ン電極が断線し難くなり、歩留まりが向上する。なお、
上記実施例では、ＴＦＴの場合で説明したが、この発明
は単結晶半導体装置にも適用できるものである。
【００１６】
【発明の効果】以上述べたように本発明によれば、半導
体層上にゲート絶縁膜とゲート電極を形成し、全体を薄
く絶縁膜で覆い、少なくともゲート絶縁膜及びゲート電
極の側壁部に絶縁膜を固着させた状態で半導体層にイオ
ンを打込むことにより、１回のイオン打込みでドレイン
領域を所定のイオン濃度とすると共にドレイン領域のゲ
ート電極側をドレイン領域より低いイオン濃度にしたＬ
ＤＤ構造の電界効果型トランジスタを製造できる。その
為、製造時間が短縮され、コストを低くすることができ
る。
体層上にゲート絶縁膜とゲート電極を形成し、全体を薄
く絶縁膜で覆い、少なくともゲート絶縁膜及びゲート電
極の側壁部に絶縁膜を固着させた状態で半導体層にイオ
ンを打込むことにより、１回のイオン打込みでドレイン
領域を所定のイオン濃度とすると共にドレイン領域のゲ
ート電極側をドレイン領域より低いイオン濃度にしたＬ
ＤＤ構造の電界効果型トランジスタを製造できる。その
為、製造時間が短縮され、コストを低くすることができ
る。
【図１】本発明の一実施例の製造工程の一部でゲート電
極を形成した状態を示す断面図である。
極を形成した状態を示す断面図である。
【図２】本発明の一実施例の製造工程の一部でＳＯＧに
より絶縁膜を形成した状態を示す断面図である。
より絶縁膜を形成した状態を示す断面図である。
【図３】本発明の一実施例の製造工程の一部でソース電
極，ドレイン電極を形成した状態を示す断面図である。
極，ドレイン電極を形成した状態を示す断面図である。
２１…絶縁基板、２２…ポリシリコン、２３…ゲート電
極、２４…ゲート絶縁膜、２５…絶縁膜，２６…保護膜
、２７…ソース電極、２８…ドレイン電極。
極、２４…ゲート絶縁膜、２５…絶縁膜，２６…保護膜
、２７…ソース電極、２８…ドレイン電極。
Claims (1)
- 【請求項１】 半導体層上にゲート絶縁膜とゲート電
極を形成し、全体を薄く絶縁膜で覆い、少なくともゲー
ト絶縁膜及びゲート電極の側壁部に絶縁膜を固着させた
状態で半導体層にイオンを打込み、ドレイン領域を所定
のイオン濃度とすると共にドレイン領域のゲート電極側
をドレイン領域より低いイオン濃度にしたことを特徴と
する電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP661891A JPH04239731A (ja) | 1991-01-23 | 1991-01-23 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP661891A JPH04239731A (ja) | 1991-01-23 | 1991-01-23 | 電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239731A true JPH04239731A (ja) | 1992-08-27 |
Family
ID=11643354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP661891A Pending JPH04239731A (ja) | 1991-01-23 | 1991-01-23 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239731A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548828B2 (en) | 1997-09-30 | 2003-04-15 | Sanyo Electric Co., Ltd. | Thin-film transistor and method of manufacturing thin-film transistor with tapered gate of 20 degrees or less |
| US6555419B2 (en) | 1997-10-03 | 2003-04-29 | Sanyo Electric Co., Ltd. | Thin film transistor and manufacturing method of thin film transistor |
| US6613618B1 (en) | 1997-09-30 | 2003-09-02 | Sanyo Electric Co., Ltd. | Thin-film transistor and method of producing the same |
| US6835607B2 (en) | 1993-10-01 | 2004-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method for manufacturing the same |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US8946717B2 (en) | 2002-04-09 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9366930B2 (en) | 2002-05-17 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device with capacitor elements |
-
1991
- 1991-01-23 JP JP661891A patent/JPH04239731A/ja active Pending
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6835607B2 (en) | 1993-10-01 | 2004-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method for manufacturing the same |
| US7170138B2 (en) | 1993-10-01 | 2007-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7301209B2 (en) | 1993-10-01 | 2007-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7615786B2 (en) | 1993-10-01 | 2009-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor incorporating an integrated capacitor and pixel region |
| US6548828B2 (en) | 1997-09-30 | 2003-04-15 | Sanyo Electric Co., Ltd. | Thin-film transistor and method of manufacturing thin-film transistor with tapered gate of 20 degrees or less |
| US6613618B1 (en) | 1997-09-30 | 2003-09-02 | Sanyo Electric Co., Ltd. | Thin-film transistor and method of producing the same |
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| US6867075B2 (en) | 1997-10-03 | 2005-03-15 | Sanyo Electric Co | Manufacturing method of thin film transistor in which a total film thickness of silicon oxide films is defined |
| US8946718B2 (en) | 2002-04-09 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10700106B2 (en) | 2002-04-09 | 2020-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US9105727B2 (en) | 2002-04-09 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US8946717B2 (en) | 2002-04-09 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9406806B2 (en) | 2002-04-09 | 2016-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9666614B2 (en) | 2002-04-09 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10050065B2 (en) | 2002-04-09 | 2018-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10083995B2 (en) | 2002-04-09 | 2018-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US11101299B2 (en) | 2002-04-09 | 2021-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10854642B2 (en) | 2002-04-09 | 2020-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9366930B2 (en) | 2002-05-17 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device with capacitor elements |
| US10527903B2 (en) | 2002-05-17 | 2020-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10133139B2 (en) | 2002-05-17 | 2018-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11422423B2 (en) | 2002-05-17 | 2022-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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