JPH04239748A - 半導体装置の多層配線形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にバイアホール　（ｖｉａ　ｈｏｌｅ）　の側
壁に絶縁物質よりなるスペーサを形成した後、第２層電
極を形成する半導体装置の多層配線形成方法に関する。

【０００２】

【従来の技術】ＬＳＩの微細化の進展に伴って、物理的
限界といえる多様な問題が可視化されているが、その中
でも特にコンタクト（ｃｏｎｔａｃｔ）　に関しては、
幾何学的な段差増大による金属配線の断線及び微細化に
よる高抵抗の金属配線から生ずる導電物質の電気的物質
移動と、ストレスによる物質移動による多様な問題が指
摘されている。

【０００３】多層配線技術は、微細化による金属配線の
多様な問題点を解決して、高信頼性及び高集積度の半導
体装置を製造するために提案されてきたが、これは第１
電極の形成された半導体基板上に絶縁物質を形成して層
間絶縁層を形成した後、前記第１電極上の層間絶縁層を
部分的に除去してバイアホールを形成し、前記バイアホ
ールに導電物質を充填することにより第３層電極を形成
する工程よりなる。

【０００４】通常、多層配線技術において、前記第２層
電極は第１層電極により形成された表面屈曲をそのまま
繰り返す層間絶縁層上で形成されるので、その表面段差
には第１層電極でより最も深刻になり、前記表面段差に
よる多様な問題点が生ずるので、第２層電極は前記層間
絶縁膜に平坦化工程を行って前記段差を克服した後形成
される。

【０００５】図１Ａ〜図１Ｂを参照して従来の層間絶縁
層平坦化法及びバイアホール埋没による第２層電極形成
法を説明する。

【０００６】前記図面は、一つのドレイン領域１６を共
有する二つのトランジスタを一つの活性領域に限定され
た半導体基板１０上に形成した後、前記トランジスタの
ソース領域１４及びドレイン領域１６に導電物質を蒸着
して第１層電極を形成した半導体素子を基礎とする。こ
の際、多層配線工程は、各トランジスタのソース領域１
４上に形成された前記第１層電極２０と層間絶縁膜上に
形成された第２層電極を連結して前記各トランジスタの
ソース領域１４を電気的的に導通させるために行われる
。

【０００７】まず、第１層電極２０の形成された半導体
基板１０上に第１誘電体層２２を形成し、前記第１誘電
体層全面に絶縁物質、たとえば、ＳＯＧ（Ｓｐｉｎ−Ｏ
ｎ−Ｇｌａｓｓ）層２４を厚く形成し、前記ＳＯＧ膜を
１５０〜４５０℃で熱処理して硬化した後、異方性蝕刻
によりエッチバックするので、前記第１層電極により凹
入部を充填するが、この際前記蝕刻工程は第１誘電体層
の表面が露出されまで行われる（図１Ａ）。次いで、前
記凹入部がＳＯＧ膜により充填された半導体基板全面に
第２誘電体層を形成して層間絶縁層は、第１誘電体層，
ＳＯＧ層によりその凹入部の充填された第１誘電体層上
に形成された第２誘電体層により平坦化される。そして
バイアホールは：　写真蝕刻工程により前記第１層電極
上に積層された層間絶縁層を部分的に除去することによ
り形成され、前記バイアホールを充填しながら半導体基
板全面に導電物質を蒸着し、蒸着された前記導電物質を
パタニングして配線を形成することにより第２層電極２
８を完成する。

【０００８】層間絶縁膜を平坦化した後、第２電極を形
成する前記多層配線形成方法は、ＳＯＧ層で凹入部を充
填して前記層間絶縁層を平坦化することにより、前記平
坦化された層間絶縁層上に形成される第２層電極が前記
第１層電極が引き起こした段差の影響を克服して形成さ
れるようにすることにより、表面屈曲による多層配線の
低信頼度を克服することができた。しかし、ＳＯＧ層を
用いた前記平坦化工程においては、ＳＯＧ層と誘電体層
との不均一の蝕刻比により色々の問題点が生じたが、図
２ないし図３を参照して前述の問題点を説明する。

【０００９】図２は、第１誘電体層２２上に厚く形成さ
れたＳＯＧ層を異方性蝕刻によりエッチバックする時、
前記第１誘電体層とＳＯＧ層との間の蝕刻比が異なり、
前記ＳＯＧ層が過多蝕刻された場合の図面である。通常
、第１誘電体層の全面に厚くＳＯＧ層を塗布した後、た
とえば、１５０〜４５０℃で熱処理して前記ＳＯＧ層を
硬化させるが、これは前記硬化工程でＳＯＧ層に含有さ
れた水分を除去して容易に後続工程を行うためである。 この際、前記硬化工程が行われる含有量は変化され、前
記ＳＯＧ層は炭素含有量に応じてその蝕刻比も変わるが
、通常温度が高いほどＳＯＧ層の炭素含有量は小さくな
り、その含有量が小さいほど前記第１誘電体層に比べて
その蝕刻速度は遅くなる。

【００１０】ＳＯＧ層と第１誘電体層の蝕刻比を等しく
するために前記硬化工程は、熱処理温度を適切に調節し
て行うべきであるが、その調節条件がややこしいので、
図２のように過多蝕刻されたＳＯＧ層２４ａにより凹入
部が充填されずにそのまま残されることもある。前記過
多蝕刻されたＳＯＧ層により凹入部の充填されない状態
で第２誘電体層を形成して層間絶縁層を完成すれば、所
望のＳＯＧ層による層間絶縁層の平坦化効果がなくなる
ので、、前記層間絶縁層上に第２層電極配線に空隙（ｖ
ｏｉｄ）が生じて配線を電気的にオープンさせる等の問
題が生ずる。

【００１１】図３は、ＳＯＧ層が過小蝕刻されバイアホ
ールを形成しようとする第１層電極上に前記ＳＯＧ層２
４ｂが薄く残っている場合の図面である。凹入部を充填
することにより層間絶縁層を平坦化させる通常の方法に
おいて、前記凹入部に充填される物質は第１誘電体層の
全面に厚く形成された後、前記第１誘電体層の上部の表
面が露出される時までエッチバックするが、これは前記
第１誘電体層上で蝕刻されず残っている物質がバイアホ
ール形成時色々の問題を引き起こして高信頼性の第２層
電極の形成を阻害することを防止するためである。　　
前記凹入部を充填する物質で前記図２に示した半導体素
子に使われたＳＯＧ層は、その特性上水分を吸収する性
質が強くて、空気中に露出されれば空気中に含まれた水
分を吸収してしまうが、前記ＳＯＧ層は水分を吸収すれ
ばその体積が増え、その反対の場合はその体積が減る特
性があって、前記図３のようにＳＯＧ層がバイアホール
の側壁で空気中に露出される場合空気中に含有された水
分吸収による体積膨張がなされ、前記第１誘電体層及び
第２誘電体層との接着力を弱めて積層構造を破壊するこ
ともあり、前記ＳＯＧ層の露出されたバイアホールに導
電物質を蒸着して第２層電極を形成した時、前記ＳＯＧ
層に含有された水分が第２層電極より構成された前記導
電物質に移動して、金属配線が腐食される等の不作用が
引き起こして半導体素子の信頼性を低下させる。

【００１２】

【発明が解決しようとする課題】本発明の目的は、従来
の多層配線形成方法で生じた色々の問題点を解決して、
高信頼性の多層配線を形成するために、バイアホールの
側壁に絶縁物質よりなったスペーサを形成した後、第２
層電極を形成する半導体装置の多層配線形成方法を提供
する。

【００１３】

【課題を解決するための手段】前述した目的を達成する
ために、本発明は、第１層電極上にバイアホールを形成
した後、第２層電極を形成する多層配線工程において、
第１層電極の形成された半導体基板全面に第１誘電体層
を形成する工程と、前記誘電体層上に絶縁物質を形成し
て凹入部を充填する工程と、前記第１誘電体層及び第２
誘電体層を積層する工程と、前記第１層電極上に形成さ
れている前記第２誘電体層上に写真蝕刻工程を行いバイ
アホールを形成する工程と、前記バイアホールの形成さ
れた半導体基板全面に絶縁層を形成する工程と、前記絶
縁層を異方性蝕刻してバイアホールの側壁にスペーサを
残す工程と、前記スペーサによりその側壁の取り囲まれ
た前記バイアホール内部及び第２誘電体層全面に導電物
質を蒸着する工程と、前記導電物質を所望の配線形でパ
タニングする工程よりなることを特徴とする。

【００１４】

【作用】本発明は、第１誘電体層上にＳＯＧ層を硬化し
た後、平坦化のためにエッチバックする蝕刻工程を自由
自在に挿入したり除去することができて、従来のＳＯＧ
層それ自体の物理的特性、又はＳＯＧ層と第１及び第２
誘電体層の間の物理的な特性差による色々の問題が解決
できる。

【００１５】

【実施例】以下、添付した図面を参照して本発明をより
詳細に説明する。

【００１６】図４Ａ〜図５Ｄは、本発明による半導体装
置の多層配線形成方法を示した断面図である。

【００１７】前記多層配線形成方法は、従来の多層配線
形成方法を説明しようと形成したものと同様のパターン
の半導体基板を用いたが、一つのドレイン領域１６を共
有する二つのトランジスタが一つの活性領域上に形成さ
れ、前記各トランジスタのソース領域１４及びドレイン
領域１６には第１層電極２０が形成されている。

【００１８】まず、図４Ａを参照すれば、前記第１層電
極２０の形成された半導体基板の全面に第１誘電体層２
２、絶縁物質１００及び第２誘電体層２６を積層して平
坦化された層間絶縁層を形成する工程を示したもので、
前記第１層電極２０の形成された半導体基板の全面に第
１誘電体層２２で、たとえば、プラズマ加速化学気相蒸
着（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａ
ｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）　法によりＳ
ｉＯ２　またはＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ　Ｏｒ
ｔｈｏｓｉｌｉｃａｔｅ）を２０００〜６０００Å程度
の厚さで蒸着し、前記第１誘電体層２２の全面に絶縁物
質をたとえば、前記絶縁物質はＳＯＧ層であって、５０
０〜４０００Å程度の厚さで蒸着した後、硬化工程を経
て前記ＳＯＧ層内に含有された水分を蒸発させることと
同時に炭素含有量を調節する。

【００１９】この際、前記絶縁物質、巣ＳＯＧ層は少な
くとも１回以上の蒸着及び硬化工程により形成されるが
、これは多数回の蒸着及び硬化工程によりただ１回で厚
く蒸着されたＳＯＧ層を硬化するとき起こり得るクラッ
ク（ｃｒａｃｋ）　現象を防ぐためであり、前記蒸着及
び硬化工程により蒸着された前記ＳＯＧ層は、従来の方
法のように第１誘電体層の上部表面で完全に除去されな
くてもよいので、第１誘電体層の上部表面に残存するＳ
ＯＧ層を除去するための格別のエッチバック工程を必要
としない。

【００２０】次いで、ＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ
　Ｓｉｌｉｃａｔｅ　Ｃｌａｓｓ）又はＴＥＯＳで形成
された第２誘電体層２６を、たとえばＰＥＣＶＤ法のよ
うな蒸着法により２０００〜６０００Å程度の厚さで蒸
着して平坦化された前記層間絶縁層を完成する。この際
、前記第１層電極の厚さは約５０００〜９０００Åにす
る。

【００２１】図４Ｂを参照すれば、前記層間絶縁層上に
バイアホールの形成のための感光膜パターン６０を形成
した後、写真蝕刻工程を行いバイアホールを形成する工
程を図示したもので、前記第２誘電体層２６の全面に所
定の厚さでフォトレジストを形成した後、バイアホール
の形成のための感光膜パターン６０を形成する。

【００２２】次いで、前記感光膜パターン６０により露
出された第２誘電体層２６に等方性蝕刻を行い、前記第
２誘電体層をたとえば、１０００〜５０００Å程度蝕刻
し、次いで異方性蝕刻を行い、前記第１層電極上に積層
された前記第１誘電体層、絶縁物質及び第２誘電体層を
除去することにより、前記バイアホール５０を完成する
。この際、前記バイアホール形成工程を等方性蝕刻工程
によりバイアホールの入口を広く拡げる形で形成するこ
とにより、前記バイアホール内に充填され第２層電極に
なる導電物質のステップカバレージ（ｓｔｅｐ　ｃｏｖ
ｅｒａｇｅ）　を向上させることができる。

【００２３】図５Ｃを参照すれば、バイアホールの形成
された前記第２誘電体層２６の全面に薄い絶縁層２００
を形成する工程を図示したもので、前記絶縁層２００は
たとえばＰＥＣＶＤ法でＳｉＯ２　又はＴＥＯＳのよう
な絶縁物質を５００〜１５００Å程度の厚さで蒸着する
ことにより形成される。

【００２４】図５Ｄを参照すれば、前記絶縁層２００に
異方性蝕刻を行い、バイアホールの側壁にスペーサ２０
０ａを形成した後、半導体基板の全面に導電物質を蒸着
して第２層電極を形成する工程を図示したもので、前記
スペーサ２００ａは前記絶縁層２００に異方性蝕刻を行
った時バイアホールの側壁で除去されず残っている前記
絶縁層の一部分で、通常異方性蝕刻によりある物質を蝕
刻すれば、前記蝕刻方向に対して垂直方向に塗布された
物質はよく除去されるが、水平方向に塗布された物質は
よく除去されず、段差の側壁部分に残されてスペーサを
形成する。

【００２５】本発明において、前記スペーサ２００ａの
役目は、前記バイアホールの側壁に形成され前記絶縁物
質１００が空気中に露出されて水分を吸収することを防
止するので、水分吸収による前記絶縁物質１００の体積
膨張を防止するのみならず、前記スペーサ２００ａを構
成する物質成分の前記第１誘電体層２２及び第２誘電体
層と同一なので、前記多様膜との優秀な接着力により従
来のバイアホールで生じた他の熱膨張係数による物質層
の間の積層構造の破壊を防止して、高信頼性の多層配線
構造を形成することができ、前記スペーサ２００ａは前
記バイアホールの傾斜度を減少させる効果があって、バ
イアホールに蒸着される導電物質のステップカバーレー
ジを増加させることにより、狭いバイアホールで形成さ
れ得る空隙等の問題を解決することもできる。通常、前
記スペーサは、その端部が尖りその底部の幅は広い形で
形成されるので、前記ステップカバレージ補償効果が可
能になるのは明白である。

【００２６】なお、本発明は前述した実施例に限定され
るものではなく、必要に応じて種々の変更が可能である
。

【００２７】

【発明の効果】以上述べたように、従来の多層配線形成
のための層間絶縁層の平坦化工程で問題になったＳＯＧ
層の過多及び過小蝕刻による素子の電気的な特性破壊が
減らせて便利で高信頼性の多層配線を形成することがで
きたが、これは第１誘電体層上に積層された前記ＳＯＧ
層を硬化した後、平坦化のためにエッチバックする蝕刻
工程を自由自在に挿入したり除去できるので、従来の前
記ＳＯＧ層それ自体の物理的特性上、又は前記ＳＯＧ層
と第１及び第２誘電体層との物理的特性際による色々の
問題点を解決することができ、バイアホールの傾斜度を
小さくしてステップカバレージを良好にするので、空隙
形成や段差部で生ずる物質移動による端線等の問題点を
緩和できる。

【図面の簡単な説明】

【図１】　　Ａ〜Ｂは従来の半導体装置の多層配線形成
方法を示した断面図である。

【図２】　　従来の半導体装置の多層配線形成方法にお
いて、層間絶縁物質が過多蝕刻されたことを示した断面
図である。

【図３】　　従来の半導体装置の多層配線形成方法にお
いて、層間絶縁物質が過小蝕刻されたことを示した断面
図である。

【図４】　　Ａ，Ｂは本発明による半導体装置の多層配
線形成方法を示した断面図である。

【図５】　　Ｃ，Ｄは本発明による半導体装置の多層配
線形成方法を示した断面図である。

【符号の説明】

２０　　第１層電極、２２　　第１誘電体層、２６　　
第２誘電体層、２８　　第２層電極、４０　　凹入部、
５０　　バイアホール、１００　　絶縁物質、２００　
　絶縁層、２００ａ　　スペーサ

Claims (23)

【特許請求の範囲】
1. 【請求項１】　　第１層電極上にバイアホールを形成し
   た後、第２層電極を形成する多層配線工程において、第
   １層電極の形成された半導体基板全面に第１誘電体層を
   形成する工程と、前記第１誘電体層上に絶縁物質を形成
   して凹入部を充填する工程と、前記第１誘電体層及び絶
   縁物上に第２誘電体層を積層する工程と、第１層電極上
   に形成されている前記第２誘電体層上に写真蝕刻工程を
   行い、バイアホールを形成する工程と、前記バイアホー
   ルの形成された半導体基板全面に絶縁層を形成する工程
   と、前記絶縁層を異方性蝕刻してバイアホールの側壁に
   スペーサを残す工程と、前記スペーサによりその側壁の
   取り囲まれた前記バイアホール内部及び第２誘電体層全
   面に導電物質を蒸着する工程と、前記導電物質を所望の
   配線形でパタニングする工程よりなることを特徴とする
   半導体装置の多層線形成方法。
2. 【請求項２】　　前記第１層電極の厚さは０．５〜０．
   ９μｍであることを特徴とする請求項１記載の半導体装
   置の多層配線形成方法。
3. 【請求項３】　　前記第１誘電体層は、ＳｉＯ２　，　
   ＴＥＯ及びＰＳＧのうちいずれか一つであることを特徴
   とする請求項１記載の半導体装置の多層配線形成方法。
4. 【請求項４】　　前記第１誘電体層は、プラズマ加速化
   学気相蒸着により形成されることを特徴とする請求項３
   記載の半導体装置の多層配線形成方法。
5. 【請求項５】　　前記第１誘電体層は、０．２〜０．６
   μｍ厚さで蒸着されることを特徴とする請求項３記載の
   半導体装置の多層配線形成方法。
6. 【請求項６】　　前記絶縁物質はＳＯＧ層であることを
   特徴とする請求項１記載の半導体装置の多層配線形成方
   法。
7. 【請求項７】　　前記絶縁物質は少なくとも１回以上の
   塗布工程により塗布されることを特徴とする請求項６記
   載の半導体装置の多層配線形成方法。
8. 【請求項８】　　前記絶縁物質は０．０５〜０．４μｍ
   厚さで形成されることを特徴とする請求項６記載の半導
   体装置の多層配線形成方法。
9. 【請求項９】　　前記絶縁物質の形成された後、エッチ
   バック工程を経て、前記凹入部を充填することにより前
   記第２誘電体層が自己平坦化されるようにすることを特
   徴とする請求項６記載の半導体装置の多層配線形成方法
   。
10. 【請求項１０】　　前記エッチバック工程は、前記第１
    誘電体層の表面が露出されるまで行うことを特徴とする
    請求項９記載の半導体装置の多層配線形成方法。
11. 【請求項１１】　　前記エッチバック工程は、前記第１
    誘電体層上に絶縁物質が残るように行うことを特徴とす
    る請求項９記載の半導体装置の多層配線形成方法。
12. 【請求項１２】　　前記絶縁物質はエッチバック工程な
    しにそのまま蒸着することを特徴とする請求項９記載の
    半導体装置の多層配線形成方法。
13. 【請求項１３】　　前記絶縁物質は、塗布／硬化工程を
    繰り返して実施することにより、前記第２誘電体層が自
    己平坦化されるようにすることを特徴とする請求項６記
    載の半導体装置の多層配線形成方法。
14. 【請求項１４】　　前記第２誘電体層は第１誘電体層と
    等しい物質であることを特徴とする請求項１記載の半導
    体装置の多層配線形成方法。
15. 【請求項１５】　　前記第２誘電体層は、０．２〜０．
    ６μｍ厚さで蒸着されることを特徴とする請求項１４記
    載の半導体装置の多層配線形成方法。
16. 【請求項１６】　　バイアホール形成のための前記蝕刻
    工程は等方性蝕刻後に異方性蝕刻を行うことを特徴とす
    る請求項１記載の半導体装置の多層配線形成方法。
17. 【請求項１７】　　前記等方性蝕刻は、バイアホールと
    接する前記第２誘電体層の縁部が０．１〜０．５μｍ程
    度で蝕刻されるまで行うことを特徴とする請求項１６記
    載の半導体装置の多層配線形成方法。
18. 【請求項１８】　　前記バイアホールは、その大きさが
    サブマイクロン級であることを特徴とする請求項１記載
    の半導体装置の多層配線形成方法。
19. 【請求項１９】　　前記バイアホールの大きさは、０．
    ６〜１．５μｍであることを特徴とする請求項１８記載
    の半導体装置の多層配線形成方法。
20. 【請求項２０】　　前記絶縁層は第１誘電体層及び第２
    誘電体層と等しい物質であることを特徴とする請求項１
    記載の半導体装置の多層配線形成方法。
21. 【請求項２１】　　前記絶縁層は０．０５〜０．１５μ
    ｍ厚さで蒸着されることを特徴とする請求項２０記載の
    半導体装置の多層配線形成方法。
22. 【請求項２２】　　前記第１層電極及び第２層電極を形
    成するための導電物質は、低抵抗性導電物質であること
    を特徴とする請求項１記載の半導体装置の多層配線形成
    方法。
23. 【請求項２３】　　前記第１層電極及び第２層電極を形
    成するための導電物質は、高融点金属であることを特徴
    とする請求項１記載の半導体装置の多層配線形成方法。