JPH04239767A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04239767A JPH04239767A JP3006365A JP636591A JPH04239767A JP H04239767 A JPH04239767 A JP H04239767A JP 3006365 A JP3006365 A JP 3006365A JP 636591 A JP636591 A JP 636591A JP H04239767 A JPH04239767 A JP H04239767A
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- JP
- Japan
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- insulating film
- island region
- memory device
- semiconductor memory
- type impurity
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、特にダイナミック・
ランダムアクセス・メモリのメモリセルアレイの高密度
化を図った新規なるデバイス構造を有する半導体記憶装
置に関するものである。
ランダムアクセス・メモリのメモリセルアレイの高密度
化を図った新規なるデバイス構造を有する半導体記憶装
置に関するものである。
【０００２】
【従来の技術】従来、１個のトランジスタおよび１個の
容量部からなる「１トランジスタ・１キャパシタ」型の
メモリセルは、素子の構成要素が少ないとともにセル面
積の縮小化が容易であるため、高密度ＤＲＡＭ（ダイナ
ミック・ランダムアクセス・メモリ）用のメモリセルと
して広く使用されている。
容量部からなる「１トランジスタ・１キャパシタ」型の
メモリセルは、素子の構成要素が少ないとともにセル面
積の縮小化が容易であるため、高密度ＤＲＡＭ（ダイナ
ミック・ランダムアクセス・メモリ）用のメモリセルと
して広く使用されている。
【０００３】特に、素子に対するより一層の微細化の要
求に応じるために、キャパシタおよびスイッチングトラ
ンジスタの構造を３次元化することが提案されている（
参考文献：Ｋ．Ｓｕｎｏｕｃｈｉ ｅｔ ａｌ， ”Ａ
Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓ
ｔｏｒ Ｃｅｌｌ ｆｏｒ ６４／２５６ Ｍｂｉｔ
ＤＲＡＭｓ”ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔ．１９８９．ｐｐ２３−２６． ）。図５は従来の
半導体記憶装置の構成を示す断面図である。
求に応じるために、キャパシタおよびスイッチングトラ
ンジスタの構造を３次元化することが提案されている（
参考文献：Ｋ．Ｓｕｎｏｕｃｈｉ ｅｔ ａｌ， ”Ａ
Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓ
ｔｏｒ Ｃｅｌｌ ｆｏｒ ６４／２５６ Ｍｂｉｔ
ＤＲＡＭｓ”ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔ．１９８９．ｐｐ２３−２６． ）。図５は従来の
半導体記憶装置の構成を示す断面図である。
【０００４】図５において、１０１はｐ型の半導体基板
、１０１ａは半導体基板１０１に形成された溝、１０１
ｂは島領域、１０２は島領域１０１ｂの表面に形成され
たスイッチングトランジスタのドレインとなるｎ＋ 型
の不純物拡散層、１０３は溝１０１ａの側壁部に形成さ
れたスイッチングトランジスタのソースとなるｎ− 型
の不純物拡散層、１０４は溝１０１ａの側壁部の上部に
形成されたゲート絶縁膜、１０５は溝１０１ａの上部で
ゲート絶縁膜１０４上に形成されたゲート電極となるワ
ード線、１０６はドレインとなるｎ＋ 型の不純物拡散
層１０２上に形成したビット線、１０７は溝１０１ａの
側壁部に形成されたキャパシタ絶縁膜、１０８は溝１０
１ａの内部に形成されたプレート電極である。また、１
０９はメモリセル間のリーク電流を防止するｐ＋ 型の
不純物拡散層、１１０，１１１は層間絶縁膜である。
、１０１ａは半導体基板１０１に形成された溝、１０１
ｂは島領域、１０２は島領域１０１ｂの表面に形成され
たスイッチングトランジスタのドレインとなるｎ＋ 型
の不純物拡散層、１０３は溝１０１ａの側壁部に形成さ
れたスイッチングトランジスタのソースとなるｎ− 型
の不純物拡散層、１０４は溝１０１ａの側壁部の上部に
形成されたゲート絶縁膜、１０５は溝１０１ａの上部で
ゲート絶縁膜１０４上に形成されたゲート電極となるワ
ード線、１０６はドレインとなるｎ＋ 型の不純物拡散
層１０２上に形成したビット線、１０７は溝１０１ａの
側壁部に形成されたキャパシタ絶縁膜、１０８は溝１０
１ａの内部に形成されたプレート電極である。また、１
０９はメモリセル間のリーク電流を防止するｐ＋ 型の
不純物拡散層、１１０，１１１は層間絶縁膜である。
【０００５】図５に示すように、従来の半導体記憶装置
は、半導体基板１０１の島領域１０１ｂの表面に形成さ
れたドレインとなるｎ＋ 型の不純物拡散層１０２，島
領域１０１ｂの側壁部に形成されたソースとなるｎ−
型の不純物拡散層１０３，ゲート絶縁膜１０７およびワ
ード線となるゲート電極１０５からなるスイッチングト
ランジスタと、島領域１０１ｂの側壁部に形成されたｎ
＋ 型の不純物拡散層１０２，キャパシタ絶縁膜１０７
およびプレート電極１０８からなる容量部とからなる。
は、半導体基板１０１の島領域１０１ｂの表面に形成さ
れたドレインとなるｎ＋ 型の不純物拡散層１０２，島
領域１０１ｂの側壁部に形成されたソースとなるｎ−
型の不純物拡散層１０３，ゲート絶縁膜１０７およびワ
ード線となるゲート電極１０５からなるスイッチングト
ランジスタと、島領域１０１ｂの側壁部に形成されたｎ
＋ 型の不純物拡散層１０２，キャパシタ絶縁膜１０７
およびプレート電極１０８からなる容量部とからなる。
【０００６】このように、従来の半導体記憶装置は、キ
ャパシタおよびスイッチングトランジスタが、溝１０１
ａの内部に３次元的に形成されたものである。
ャパシタおよびスイッチングトランジスタが、溝１０１
ａの内部に３次元的に形成されたものである。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、プレート電極１０８，キャパシタ
絶縁膜１０７およびプレート電極１０８に対向して形成
されたｎ− 型の不純物拡散層１０３からなる容量部は
、半導体基板１に形成した溝１０１ａの内部に存在する
。 その結果、従来の半導体記憶装置を構成する容量部は、
結晶欠陥に起因して半導体基板１中に発生するリーク電
流の影響を受けたり、半導体基板１に入手したα粒子が
電子・正孔を発生させ、そのノイズ電荷がｎ− 型の不
純物拡散層１０３付近に広がった空乏層およびキャパシ
タ絶縁膜１０７に入り込むことにより発生するソフトエ
ラーにより、メモリ特性が劣化するという問題があった
。
半導体記憶装置では、プレート電極１０８，キャパシタ
絶縁膜１０７およびプレート電極１０８に対向して形成
されたｎ− 型の不純物拡散層１０３からなる容量部は
、半導体基板１に形成した溝１０１ａの内部に存在する
。 その結果、従来の半導体記憶装置を構成する容量部は、
結晶欠陥に起因して半導体基板１中に発生するリーク電
流の影響を受けたり、半導体基板１に入手したα粒子が
電子・正孔を発生させ、そのノイズ電荷がｎ− 型の不
純物拡散層１０３付近に広がった空乏層およびキャパシ
タ絶縁膜１０７に入り込むことにより発生するソフトエ
ラーにより、メモリ特性が劣化するという問題があった
。
【０００８】この発明の目的は、上記問題点に鑑み、ソ
フトエラー等によるメモリ特性の劣化を防止した高性能
な半導体記憶装置を提供することである。
フトエラー等によるメモリ特性の劣化を防止した高性能
な半導体記憶装置を提供することである。
【０００９】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、第１導電型の半導体基板に形成した溝と、こ
の溝に囲まれた前記半導体基板の一部からなる島領域と
、この島領域の上部に形成したソースとなる第２導電型
の第１の半導体層と、この第１の半導体層上に形成した
蓄積電極と、この蓄積電極の表面に形成したキャパシタ
絶縁膜と、このキャパシタ絶縁膜上に形成したプレート
電極と、前記島領域の側壁部の下部に形成したドレイン
となる第２導電型の第２の半導体層と、前記島領域の側
壁部上に形成したゲート絶縁膜と、このゲート絶縁膜上
に形成したワード線となるゲート電極と、前記第２の半
導体層に電気的に接続したビット線とを備えたものであ
る。
憶装置は、第１導電型の半導体基板に形成した溝と、こ
の溝に囲まれた前記半導体基板の一部からなる島領域と
、この島領域の上部に形成したソースとなる第２導電型
の第１の半導体層と、この第１の半導体層上に形成した
蓄積電極と、この蓄積電極の表面に形成したキャパシタ
絶縁膜と、このキャパシタ絶縁膜上に形成したプレート
電極と、前記島領域の側壁部の下部に形成したドレイン
となる第２導電型の第２の半導体層と、前記島領域の側
壁部上に形成したゲート絶縁膜と、このゲート絶縁膜上
に形成したワード線となるゲート電極と、前記第２の半
導体層に電気的に接続したビット線とを備えたものであ
る。
【００１０】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置において、ビット線が前記溝の
底部に形成した導電体膜からなることを特徴とする。請
求項３記載の半導体記憶装置は、請求項１または請求項
２記載の半導体記憶装置において、蓄積電極が一部分を
電気的に接続して積層させた導電体層からなることを特
徴とする。
１記載の半導体記憶装置において、ビット線が前記溝の
底部に形成した導電体膜からなることを特徴とする。請
求項３記載の半導体記憶装置は、請求項１または請求項
２記載の半導体記憶装置において、蓄積電極が一部分を
電気的に接続して積層させた導電体層からなることを特
徴とする。
【００１１】
【作用】この発明の構成によれば、蓄積電極，キャパシ
タ絶縁膜およびプレート電極からなる容量部を島領域上
に備えたものであり、また、ソースとなる第２導電型の
第１の半導体層，ドレインとなる第２導電型の第２の半
導体層，ゲート絶縁膜およびワード線となるゲート電極
からなるスイッチングトランジスタを島領域の側壁部す
なわち溝の内部に備えたものである。したがって、容量
部を構成するキャパシタ絶縁膜は、半導体基板から離れ
た位置に存在し、これにより、信号電荷の蓄積を半導体
基板から離れたキャパシタ絶縁膜で行うことができる。
タ絶縁膜およびプレート電極からなる容量部を島領域上
に備えたものであり、また、ソースとなる第２導電型の
第１の半導体層，ドレインとなる第２導電型の第２の半
導体層，ゲート絶縁膜およびワード線となるゲート電極
からなるスイッチングトランジスタを島領域の側壁部す
なわち溝の内部に備えたものである。したがって、容量
部を構成するキャパシタ絶縁膜は、半導体基板から離れ
た位置に存在し、これにより、信号電荷の蓄積を半導体
基板から離れたキャパシタ絶縁膜で行うことができる。
【００１２】さらに、請求項２記載の構成によれば、ド
レインとなる第２導電型の第２の半導体層に電気的に接
続したビット線として溝の底部に形成した導電体膜を用
いることにより、配線抵抗の低減を図ったビット線を得
ることができる。さらに、請求項３記載の構成によれば
、蓄積電極が、一部分を電気的に接続して積層させた導
電体層からなる。したがって、蓄積電極の表面積を拡大
することができ、これにより、蓄積容量を増大させるこ
とができる。
レインとなる第２導電型の第２の半導体層に電気的に接
続したビット線として溝の底部に形成した導電体膜を用
いることにより、配線抵抗の低減を図ったビット線を得
ることができる。さらに、請求項３記載の構成によれば
、蓄積電極が、一部分を電気的に接続して積層させた導
電体層からなる。したがって、蓄積電極の表面積を拡大
することができ、これにより、蓄積容量を増大させるこ
とができる。
【００１３】
【実施例】図１は、この発明の第１の実施例の半導体記
憶装置の構成を示す断面図、図２は同半導体記憶装置の
構成を示す平面図である。なお、図１は図２のＩ−Ｉ’
線における断面図である。図１および図２において、１
はｐ型の半導体基板、２は半導体基板１に形成した溝、
３は溝２に囲まれた半導体基板１の一部からなる島領域
、４は島領域３の側壁部の下部に形成したドレインとな
るｎ＋ 型の不純物拡散層、５は島領域３の側壁部上に
形成したゲート絶縁膜、６はゲート酸化膜５上に形成し
たワード線となるゲート電極、７は半導体基板１の島領
域３の上部に形成したソースとなるｎ＋ 型の不純物拡
散層である。このように、ドレインとなるｎ＋ 型の不
純物拡散層４，ゲート絶縁膜５およびワード線となるゲ
ート電極６および島領域の上部に形成したソースとなる
不純物拡散層７からなるスイッチングトランジスタは、
半導体基板１に形成した溝２内すなわち島領域３の側壁
部上に存在し、縦型構造である。
憶装置の構成を示す断面図、図２は同半導体記憶装置の
構成を示す平面図である。なお、図１は図２のＩ−Ｉ’
線における断面図である。図１および図２において、１
はｐ型の半導体基板、２は半導体基板１に形成した溝、
３は溝２に囲まれた半導体基板１の一部からなる島領域
、４は島領域３の側壁部の下部に形成したドレインとな
るｎ＋ 型の不純物拡散層、５は島領域３の側壁部上に
形成したゲート絶縁膜、６はゲート酸化膜５上に形成し
たワード線となるゲート電極、７は半導体基板１の島領
域３の上部に形成したソースとなるｎ＋ 型の不純物拡
散層である。このように、ドレインとなるｎ＋ 型の不
純物拡散層４，ゲート絶縁膜５およびワード線となるゲ
ート電極６および島領域の上部に形成したソースとなる
不純物拡散層７からなるスイッチングトランジスタは、
半導体基板１に形成した溝２内すなわち島領域３の側壁
部上に存在し、縦型構造である。
【００１４】また、８，１０はソースとなるｎ＋ 型の
不純物拡散層７上に形成した蓄積電極であり、この蓄積
電極８，１０は一部分を電気的に接続して積層させた導
電体層（例えばポリシリコン膜等）からなる。また蓄積
電極８，１０はソースとなるｎ＋ 型の不純物拡散層７
に電気的に接続してある。９，１１は蓄積電極８，１０
の表面に形成したキャパシタ絶縁膜であり、ＯＮＯ膜等
からなる。１２はキャパシタ絶縁膜９，１１上に形成し
たプレート電極であり、ポリシリコン膜等からなる。
不純物拡散層７上に形成した蓄積電極であり、この蓄積
電極８，１０は一部分を電気的に接続して積層させた導
電体層（例えばポリシリコン膜等）からなる。また蓄積
電極８，１０はソースとなるｎ＋ 型の不純物拡散層７
に電気的に接続してある。９，１１は蓄積電極８，１０
の表面に形成したキャパシタ絶縁膜であり、ＯＮＯ膜等
からなる。１２はキャパシタ絶縁膜９，１１上に形成し
たプレート電極であり、ポリシリコン膜等からなる。
【００１５】このように、蓄積電極８，１０，キャパシ
タ絶縁膜１１およびプレート電極１２からなる容量部は
、半導体基板１の一部からなる島領域３上に存在し、キ
ャパシタ絶縁膜１１は半導体基板１から離れた位置に存
在する。単一のメモリセルは、島領域３の側壁部上に形
成したドレインとなるｎ＋ 型の不純物拡散層４，ゲー
ト絶縁膜５およびワード線となるゲート電極６および島
領域３の上部に形成したソースとなるｎ＋ 型の不純物
拡散層７からなるスイッチングトランジスタと、島領域
上３に形成した蓄積電極８，１０，キャパシタ絶縁膜１
１およびプレート電極１２からなる容量部とからなり、
各メモリセルは溝２により電気的に絶縁されている。
タ絶縁膜１１およびプレート電極１２からなる容量部は
、半導体基板１の一部からなる島領域３上に存在し、キ
ャパシタ絶縁膜１１は半導体基板１から離れた位置に存
在する。単一のメモリセルは、島領域３の側壁部上に形
成したドレインとなるｎ＋ 型の不純物拡散層４，ゲー
ト絶縁膜５およびワード線となるゲート電極６および島
領域３の上部に形成したソースとなるｎ＋ 型の不純物
拡散層７からなるスイッチングトランジスタと、島領域
上３に形成した蓄積電極８，１０，キャパシタ絶縁膜１
１およびプレート電極１２からなる容量部とからなり、
各メモリセルは溝２により電気的に絶縁されている。
【００１６】なお、１３は溝２の底部に形成した絶縁膜
、１４は溝２の底部に形成された半導体基板１と同導電
型（ｐ型）の不純物拡散層であり、リーク電流を防止す
る。１５は溝２に充填した絶縁膜、１６はプレート電極
１２上に形成した層間絶縁膜である。また、各メモリセ
ルを構成したドレインとなる各ｎ＋型の不純物拡散層間
は、ビット線１７により電気的に接続される。
、１４は溝２の底部に形成された半導体基板１と同導電
型（ｐ型）の不純物拡散層であり、リーク電流を防止す
る。１５は溝２に充填した絶縁膜、１６はプレート電極
１２上に形成した層間絶縁膜である。また、各メモリセ
ルを構成したドレインとなる各ｎ＋型の不純物拡散層間
は、ビット線１７により電気的に接続される。
【００１７】ここで、第１の実施例の半導体記憶装置の
製造方法を簡単に説明する。異方性のエッチングにより
半導体基板１に溝２を形成する。この際、この溝２に囲
まれた半導体基板１の一部は、島領域３となる。次に、
ＣＶＤ法等により溝２の内部に絶縁膜（図示せず）を形
成した後、溝２の底部の絶縁膜を除去する。次に、イオ
ン注入またはＳＯＧ等の固相拡散等によりドレインとな
るｎ＋ 型の不純物拡散層４およびビット線１７を形成
する。次に、一旦、島領域３の側壁部すなわち溝２の側
壁部に形成した絶縁膜を除去した後、熱酸化により溝２
の側壁部および底部にゲート絶縁膜５および絶縁膜１３
を形成し、さらに、このゲート絶縁膜５上にＬＰ−ＣＶ
Ｄ法等によりポリシリコン膜を堆積することによって、
ワード線となるゲート電極６を形成する。次に、イオン
注入により島領域３の表面にソースとなるｎ＋ 型の不
純物拡散層７を形成する。そして、表面に絶縁膜を堆積
することにより溝２の内部を絶縁膜１５で充填した後、
エッチバック法等により表面を平坦化する。
製造方法を簡単に説明する。異方性のエッチングにより
半導体基板１に溝２を形成する。この際、この溝２に囲
まれた半導体基板１の一部は、島領域３となる。次に、
ＣＶＤ法等により溝２の内部に絶縁膜（図示せず）を形
成した後、溝２の底部の絶縁膜を除去する。次に、イオ
ン注入またはＳＯＧ等の固相拡散等によりドレインとな
るｎ＋ 型の不純物拡散層４およびビット線１７を形成
する。次に、一旦、島領域３の側壁部すなわち溝２の側
壁部に形成した絶縁膜を除去した後、熱酸化により溝２
の側壁部および底部にゲート絶縁膜５および絶縁膜１３
を形成し、さらに、このゲート絶縁膜５上にＬＰ−ＣＶ
Ｄ法等によりポリシリコン膜を堆積することによって、
ワード線となるゲート電極６を形成する。次に、イオン
注入により島領域３の表面にソースとなるｎ＋ 型の不
純物拡散層７を形成する。そして、表面に絶縁膜を堆積
することにより溝２の内部を絶縁膜１５で充填した後、
エッチバック法等により表面を平坦化する。
【００１８】次に、島領域３上の絶縁膜１５に開口窓を
形成し、この開口窓上にＬＰ−ＣＶＤ法等によりポリシ
リコン膜を堆積し、このポリシリコン膜にソースとなる
ｎ− 型の不純物拡散層と同導電型（ｎ型）の不純物を
拡散することにより、蓄積電極８を形成する。この蓄積
電極８はソースとなるｎ＋ 型の不純物拡散層７に電気
的に接続される。次に、ＣＶＤ法等により蓄積電極８上
に絶縁膜（図示せず）を堆積する。そして、この絶縁膜
をレジストパターンを用いてエッチングすることにより
、絶縁膜にコンタクト穴を形成した後、このコンタクト
穴上にＬＰ−ＣＶＤ法等によりポリシリコン膜を堆積し
、このポリシリコン膜にソースとなるｎ− 型の不純物
拡散層と同導電型（ｎ型）の不純物を拡散して、蓄積電
極１０を形成する。これにより、蓄積電極８，１０は多
層構造となり表面積を増大させる。次に表面に残置して
いる絶縁膜を除去した後、蓄積電極８，１０の表面に熱
酸化またはＣＶＤ法によりキャパシタ絶縁膜１１を形成
する。 その後、このキャパシタ絶縁膜１１上にＬＰ−ＣＶＤ法
等によりポリシリコン膜を堆積することによりプレート
電極１２を形成することにより、メモリセルの形成を終
了する。
形成し、この開口窓上にＬＰ−ＣＶＤ法等によりポリシ
リコン膜を堆積し、このポリシリコン膜にソースとなる
ｎ− 型の不純物拡散層と同導電型（ｎ型）の不純物を
拡散することにより、蓄積電極８を形成する。この蓄積
電極８はソースとなるｎ＋ 型の不純物拡散層７に電気
的に接続される。次に、ＣＶＤ法等により蓄積電極８上
に絶縁膜（図示せず）を堆積する。そして、この絶縁膜
をレジストパターンを用いてエッチングすることにより
、絶縁膜にコンタクト穴を形成した後、このコンタクト
穴上にＬＰ−ＣＶＤ法等によりポリシリコン膜を堆積し
、このポリシリコン膜にソースとなるｎ− 型の不純物
拡散層と同導電型（ｎ型）の不純物を拡散して、蓄積電
極１０を形成する。これにより、蓄積電極８，１０は多
層構造となり表面積を増大させる。次に表面に残置して
いる絶縁膜を除去した後、蓄積電極８，１０の表面に熱
酸化またはＣＶＤ法によりキャパシタ絶縁膜１１を形成
する。 その後、このキャパシタ絶縁膜１１上にＬＰ−ＣＶＤ法
等によりポリシリコン膜を堆積することによりプレート
電極１２を形成することにより、メモリセルの形成を終
了する。
【００１９】図３はこの発明の第２の実施例の半導体記
憶装置の構成を示す断面図、図４は同半導体記憶装置の
構成を示す平面図である。なお、図３は図４のＩＩ−Ｉ
Ｉ’線における断面図である。また、第１の実施例と同
符号のものには同符号を付し説明を省略する。図３にお
いて、２２は溝２の底部および島領域３の側壁部の下部
に形成した絶縁膜、２３は絶縁膜２２上に形成されドレ
インとなるｎ＋ 型の不純物拡散層４に電気的に接続し
たビット線であり、ポリシリコン膜，ポリサイドおよび
メタル等の導電性膜からなる。この導電性膜からなるビ
ット線は、不純物拡散層からなるビット線よりも低抵抗
なものとなる。また、２４はビット線２３上に形成され
てゲート電極６とビット線２３とを電気的に絶縁するた
めの絶縁膜である。
憶装置の構成を示す断面図、図４は同半導体記憶装置の
構成を示す平面図である。なお、図３は図４のＩＩ−Ｉ
Ｉ’線における断面図である。また、第１の実施例と同
符号のものには同符号を付し説明を省略する。図３にお
いて、２２は溝２の底部および島領域３の側壁部の下部
に形成した絶縁膜、２３は絶縁膜２２上に形成されドレ
インとなるｎ＋ 型の不純物拡散層４に電気的に接続し
たビット線であり、ポリシリコン膜，ポリサイドおよび
メタル等の導電性膜からなる。この導電性膜からなるビ
ット線は、不純物拡散層からなるビット線よりも低抵抗
なものとなる。また、２４はビット線２３上に形成され
てゲート電極６とビット線２３とを電気的に絶縁するた
めの絶縁膜である。
【００２０】第１の実施例と同様に、ドレインとなるｎ
＋ 型の不純物拡散層４，ゲート絶縁膜５およびワード
線となるゲート電極６および島領域の上部に形成したソ
ースとなる不純物拡散層７からなるスイッチングトラン
ジスタは、半導体基板１に形成した溝２内すなわち島領
域３の側壁部上に存在し、縦型構造である。また、蓄積
電極８，１０，キャパシタ絶縁膜１１およびプレート電
極１２からなる容量部は、半導体基板１の一部からなる
島領域３上に存在し、特にキャパシタ絶縁膜１１は半導
体基板１から離れた位置に存在する。
＋ 型の不純物拡散層４，ゲート絶縁膜５およびワード
線となるゲート電極６および島領域の上部に形成したソ
ースとなる不純物拡散層７からなるスイッチングトラン
ジスタは、半導体基板１に形成した溝２内すなわち島領
域３の側壁部上に存在し、縦型構造である。また、蓄積
電極８，１０，キャパシタ絶縁膜１１およびプレート電
極１２からなる容量部は、半導体基板１の一部からなる
島領域３上に存在し、特にキャパシタ絶縁膜１１は半導
体基板１から離れた位置に存在する。
【００２１】ここで、第２の実施例の半導体記憶装置の
製造方法を簡単に説明する。第１の実施例と同様にして
、半導体基板１に溝２および島領域３を形成し、島領域
３の側壁部にイオン注入またはＳＯＧ等の固相拡散等に
よりドレインとなるｎ＋ 型の不純物拡散層４を形成す
る。そして、溝４の底部および島領域３の側壁部の下部
に絶縁膜２２を形成した後、この絶縁膜２２上にドレイ
ンとなるｎ＋ 型の不純物拡散層４に電気的に接続した
ビット線２３を形成する。このビット線２３は不純物を
拡散させたポリシリコン膜，ポリサイドおよびメタル等
の導電性膜からなる。次にビット線２３上にＣＶＤ法等
により絶縁膜２４を形成した後、溝２の側壁部すなわち
島領域３の側壁部に熱酸化によりゲート絶縁膜５を形成
する。そして、このゲート絶縁膜５上にワード線となる
ゲート電極６を形成する。その後、第１の実施例と同様
にして、ソースとなるｎ＋ 型の不純物拡散層７，絶縁
膜１５，蓄積電極８，１０，キャパシタ絶縁膜１１およ
びプレート電極１２を形成し、メモリセルの形成を終了
する。
製造方法を簡単に説明する。第１の実施例と同様にして
、半導体基板１に溝２および島領域３を形成し、島領域
３の側壁部にイオン注入またはＳＯＧ等の固相拡散等に
よりドレインとなるｎ＋ 型の不純物拡散層４を形成す
る。そして、溝４の底部および島領域３の側壁部の下部
に絶縁膜２２を形成した後、この絶縁膜２２上にドレイ
ンとなるｎ＋ 型の不純物拡散層４に電気的に接続した
ビット線２３を形成する。このビット線２３は不純物を
拡散させたポリシリコン膜，ポリサイドおよびメタル等
の導電性膜からなる。次にビット線２３上にＣＶＤ法等
により絶縁膜２４を形成した後、溝２の側壁部すなわち
島領域３の側壁部に熱酸化によりゲート絶縁膜５を形成
する。そして、このゲート絶縁膜５上にワード線となる
ゲート電極６を形成する。その後、第１の実施例と同様
にして、ソースとなるｎ＋ 型の不純物拡散層７，絶縁
膜１５，蓄積電極８，１０，キャパシタ絶縁膜１１およ
びプレート電極１２を形成し、メモリセルの形成を終了
する。
【００２２】以上、第１および第２の実施例によれば、
ドレインとなるｎ＋ 型の不純物拡散層４，ゲート絶縁
膜５およびワード線となるゲート電極６および島領域の
上部に形成したソースとなる不純物拡散層７からなるス
イッチングトランジスタは、半導体基板１に形成した溝
２内すなわち島領域３の側壁部上に存在し、また、蓄積
電極８，１０，キャパシタ絶縁膜１１およびプレート電
極１２からなる容量部は、半導体基板１の一部からなる
島領域３上に存在する。したがって、容量部を構成する
キャパシタ絶縁膜１１は半導体基板１から離れた位置に
存在する。これにより、半導体基板１中に発生したリー
ク電流の影響を受けにくく、ソフトエラー耐性の高い容
量部を有する半導体記憶装置を得ることができる。
ドレインとなるｎ＋ 型の不純物拡散層４，ゲート絶縁
膜５およびワード線となるゲート電極６および島領域の
上部に形成したソースとなる不純物拡散層７からなるス
イッチングトランジスタは、半導体基板１に形成した溝
２内すなわち島領域３の側壁部上に存在し、また、蓄積
電極８，１０，キャパシタ絶縁膜１１およびプレート電
極１２からなる容量部は、半導体基板１の一部からなる
島領域３上に存在する。したがって、容量部を構成する
キャパシタ絶縁膜１１は半導体基板１から離れた位置に
存在する。これにより、半導体基板１中に発生したリー
ク電流の影響を受けにくく、ソフトエラー耐性の高い容
量部を有する半導体記憶装置を得ることができる。
【００２３】
【発明の効果】この発明の半導体記憶装置によれば、蓄
積電極，キャパシタ絶縁膜およびプレート電極からなる
容量部を島領域上に備えたものであり、また、ソースと
なる第２導電型の第１の半導体層，ドレインとなる第２
導電型の第２の半導体層，ゲート絶縁膜およびワード線
となるゲート電極からなるスイッチングトランジスタを
島領域の側壁部すなわち溝の内部に備えたものである。 したがって、２次元的にセルの大幅な高密度化を実現で
き、また、信号電荷の蓄積を半導体基板から離れた容量
部で行うことができる。その結果、ソフトエラー等によ
るメモリ特性の劣化を防止した高性能な半導体記憶装置
を得ることができる。
積電極，キャパシタ絶縁膜およびプレート電極からなる
容量部を島領域上に備えたものであり、また、ソースと
なる第２導電型の第１の半導体層，ドレインとなる第２
導電型の第２の半導体層，ゲート絶縁膜およびワード線
となるゲート電極からなるスイッチングトランジスタを
島領域の側壁部すなわち溝の内部に備えたものである。 したがって、２次元的にセルの大幅な高密度化を実現で
き、また、信号電荷の蓄積を半導体基板から離れた容量
部で行うことができる。その結果、ソフトエラー等によ
るメモリ特性の劣化を防止した高性能な半導体記憶装置
を得ることができる。
【００２４】さらに、請求項２記載の半導体記憶装置に
よれば、ドレインとなる第２導電型の第２の半導体層に
電気的に接続したビット線として溝の底部に形成した導
電体膜を用いることにより、配線抵抗の低減を図ったビ
ット線を得ることができる。さらに、請求項３記載の半
導体記憶装置によれば、蓄積電極が、一部分を電気的に
接続して積層させた導電体層からなる。したがって、蓄
積電極の表面積を拡大することができ、これにより、蓄
積容量を増大させることができる。
よれば、ドレインとなる第２導電型の第２の半導体層に
電気的に接続したビット線として溝の底部に形成した導
電体膜を用いることにより、配線抵抗の低減を図ったビ
ット線を得ることができる。さらに、請求項３記載の半
導体記憶装置によれば、蓄積電極が、一部分を電気的に
接続して積層させた導電体層からなる。したがって、蓄
積電極の表面積を拡大することができ、これにより、蓄
積容量を増大させることができる。
【図１】図１はこの発明の第１の実施例の半導体記憶装
置の構成を示す断面図である。
置の構成を示す断面図である。
【図２】図２はこの発明の第１の実施例の半導体記憶装
置の構成を示す平面図である。
置の構成を示す平面図である。
【図３】図３はこの発明の第２の実施例の半導体記憶装
置の構成を示す断面図である。
置の構成を示す断面図である。
【図４】図４はこの発明の第２の実施例の半導体記憶装
置の構成を示す平面図である。
置の構成を示す平面図である。
【図５】図５は従来の半導体記憶装置の構成を示す断面
図である。
図である。
１ 半導体基板
２ 溝
３ 島領域
４ ｎ＋ 型の不純物拡散層（第２導電型の第２
の半導体層） ５ ゲート絶縁膜 ６ ゲート電極 ７ ｎ＋ 型の不純物拡散層（第２導電型の第１
の半導体層） ８，１０ 蓄積電極 ９ キャパシタ絶縁膜 １７，２４ ビット線
の半導体層） ５ ゲート絶縁膜 ６ ゲート電極 ７ ｎ＋ 型の不純物拡散層（第２導電型の第１
の半導体層） ８，１０ 蓄積電極 ９ キャパシタ絶縁膜 １７，２４ ビット線
Claims (3)
- 【請求項１】 第１導電型の半導体基板に形成した溝
と、この溝に囲まれた前記半導体基板の一部からなる島
領域と、この島領域の上部に形成したソースとなる第２
導電型の第１の半導体層と、この第１の半導体層上に形
成した蓄積電極と、この蓄積電極の表面に形成したキャ
パシタ絶縁膜と、このキャパシタ絶縁膜上に形成したプ
レート電極と、前記島領域の側壁部の下部に形成したド
レインとなる第２導電型の第２の半導体層と、前記島領
域の側壁部上に形成したゲート絶縁膜と、このゲート絶
縁膜上に形成したワード線となるゲート電極と、前記第
２の半導体層に電気的に接続したビット線とを備えた半
導体記憶装置。 - 【請求項２】 前記ビット線が前記溝の底部に形成し
た導電体膜からなることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】 前記蓄積電極が一部分を電気的に接続
して積層させた導電体層からなることを特徴とする請求
項１または２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006365A JPH04239767A (ja) | 1991-01-23 | 1991-01-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006365A JPH04239767A (ja) | 1991-01-23 | 1991-01-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239767A true JPH04239767A (ja) | 1992-08-27 |
Family
ID=11636337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3006365A Pending JPH04239767A (ja) | 1991-01-23 | 1991-01-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104135A (ja) * | 1996-06-21 | 2004-04-02 | Micron Technology Inc | Ｓｏｉ型トランジスタを用いたｓｏｉ型トランジスタ回路及びその製造方法 |
-
1991
- 1991-01-23 JP JP3006365A patent/JPH04239767A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104135A (ja) * | 1996-06-21 | 2004-04-02 | Micron Technology Inc | Ｓｏｉ型トランジスタを用いたｓｏｉ型トランジスタ回路及びその製造方法 |
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