JPH0673368B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0673368B2 JPH0673368B2 JP60016934A JP1693485A JPH0673368B2 JP H0673368 B2 JPH0673368 B2 JP H0673368B2 JP 60016934 A JP60016934 A JP 60016934A JP 1693485 A JP1693485 A JP 1693485A JP H0673368 B2 JPH0673368 B2 JP H0673368B2
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- Japan
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- capacitor
- film
- conductivity type
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特にキャパシタ容量を
増大せしめた１トランジスタ・１キャパシタ構造のダイ
ナミック型ランダムアクセスメモリ（Ｄ−RAM）セルに
関する。
増大せしめた１トランジスタ・１キャパシタ構造のダイ
ナミック型ランダムアクセスメモリ（Ｄ−RAM）セルに
関する。
情報処理装置の機能拡大に伴い、該情報処理装置に具備
せしめられるＤ−RAMも大規模化されて来ており、該情
報処理装置の拡大を抑止するために、該Ｄ−RAMの高密
度高集積化が急速に進められている。
せしめられるＤ−RAMも大規模化されて来ており、該情
報処理装置の拡大を抑止するために、該Ｄ−RAMの高密
度高集積化が急速に進められている。
然しながら、該Ｄ−RAMの高密度高集積化を極度に進め
た際には、セル面積の縮小に伴うキャパシタ容量の大幅
な減少のために、該キャパシタに蓄積される情報電荷量
が大幅に減少して、情報読出し精度の低下や、α線によ
るソフトエラーに対する耐性等の低下等を生じて該Ｄ−
RAMの信頼度が低下するという問題を生じており、セル
面積が小さく且つキャパシタ容量の大きいＤ−RAMセル
が要望されている。
た際には、セル面積の縮小に伴うキャパシタ容量の大幅
な減少のために、該キャパシタに蓄積される情報電荷量
が大幅に減少して、情報読出し精度の低下や、α線によ
るソフトエラーに対する耐性等の低下等を生じて該Ｄ−
RAMの信頼度が低下するという問題を生じており、セル
面積が小さく且つキャパシタ容量の大きいＤ−RAMセル
が要望されている。
上記１トランジスタ・１キャパシタ型Ｄ−RAMセルにお
いて、キャパシタ容量を増大せしめる構造として当初提
案されたのが第３図に側断面を模式的に示すスタックド
・キャパシタ型セルである。
いて、キャパシタ容量を増大せしめる構造として当初提
案されたのが第３図に側断面を模式的に示すスタックド
・キャパシタ型セルである。
第３図において、１はp-型シリコン基板、２はｐ型チャ
ネル・カット領域、３はフィールド酸化膜、４はゲート
酸化膜、５はゲート電極、６はワード線（隣接する他セ
ルのトランスファ・トランジスタのゲート電極）、７は
第１の絶縁膜、８はn+型ドレイン領域、９は蓄積ノード
となるn+型領域、10は第１のキャパシタ電極、11は誘電
体膜、12は第２のキャパシタ電極、Trはトランスファ・
トランジスタ、Ｃはキャパシタを示す。
ネル・カット領域、３はフィールド酸化膜、４はゲート
酸化膜、５はゲート電極、６はワード線（隣接する他セ
ルのトランスファ・トランジスタのゲート電極）、７は
第１の絶縁膜、８はn+型ドレイン領域、９は蓄積ノード
となるn+型領域、10は第１のキャパシタ電極、11は誘電
体膜、12は第２のキャパシタ電極、Trはトランスファ・
トランジスタ、Ｃはキャパシタを示す。
このセル構造によれば、電荷蓄積用の第１のキャパシタ
電極が自己セルのトランスファ・トランジスタTrのゲー
ト電極５と隣接するワード線６の上部にまで延在せしめ
られるので、上記第２のn+型領域８をキャパシタの一電
極とする通常のＤ−RAMセルに比べ、キャパシタ容量は
２〜３倍程度に増大される。
電極が自己セルのトランスファ・トランジスタTrのゲー
ト電極５と隣接するワード線６の上部にまで延在せしめ
られるので、上記第２のn+型領域８をキャパシタの一電
極とする通常のＤ−RAMセルに比べ、キャパシタ容量は
２〜３倍程度に増大される。
然しながら高集積化が大幅に進んでいる状況においては
上記２〜３倍程度の容量増大では、蓄積情報の検出精度
及びα線ソフトエラー耐性の面で不充分であり、更にキ
ャパシタ容量を増大せしめる構造として従来提供された
のがトレンチ・キャパシタ型セルである。
上記２〜３倍程度の容量増大では、蓄積情報の検出精度
及びα線ソフトエラー耐性の面で不充分であり、更にキ
ャパシタ容量を増大せしめる構造として従来提供された
のがトレンチ・キャパシタ型セルである。
第４図は上記トレンチ・キャパシタ型セルの側断面を模
式的に示したもので、図中、12a及び12bはトレンチ、13
a及び13bは電荷蓄積領域（空乏層）、14はキャパシタ電
極、その他の符号は第３図と同一対象物を示す。
式的に示したもので、図中、12a及び12bはトレンチ、13
a及び13bは電荷蓄積領域（空乏層）、14はキャパシタ電
極、その他の符号は第３図と同一対象物を示す。
このトレンチ・キャパシタ型セルは、トレンチの深さを
深くすることによって、同一セル面積を有する前記スタ
ックド・キャパシタ型セルに比べ、キャパシタ容量を更
に大幅に増大出来るという利点を持っている。
深くすることによって、同一セル面積を有する前記スタ
ックド・キャパシタ型セルに比べ、キャパシタ容量を更
に大幅に増大出来るという利点を持っている。
然し該トレンチ・キャパシタ型Ｄ−RAMセルにおいて
は、キャパシタ電極14に印加される電圧によってトレン
チ12a,12b等の周囲に形成される空乏層からなる電荷蓄
積領域13a,13b等が大きく拡がる（図のようにバックバ
イアスが強く機能するトレンチ先端部とチャネル・カッ
ト領域が機能するトレンチ基部との中間部で特に大きく
拡がる）ために、隣接するセルのトレンチ例えば12aと1
2bを接近して設けた場合、蓄積電荷のリークを生じて情
報が失われるという現象を生じる。
は、キャパシタ電極14に印加される電圧によってトレン
チ12a,12b等の周囲に形成される空乏層からなる電荷蓄
積領域13a,13b等が大きく拡がる（図のようにバックバ
イアスが強く機能するトレンチ先端部とチャネル・カッ
ト領域が機能するトレンチ基部との中間部で特に大きく
拡がる）ために、隣接するセルのトレンチ例えば12aと1
2bを接近して設けた場合、蓄積電荷のリークを生じて情
報が失われるという現象を生じる。
そのため各セル間の分離領域幅即ちフィールド酸化膜３
が配設される領域の幅を広くとる必要があり、これによ
って集積度の向上が妨げられるという問題があった。
が配設される領域の幅を広くとる必要があり、これによ
って集積度の向上が妨げられるという問題があった。
上記問題点は、一導電型半導体基板上に形成されたMIS
型トランスファトランジスタと、該トランジスタを覆っ
て該一導電型半導体基板上に形成された絶縁膜と、 該絶縁膜に形成され、かつ該トランジスタの蓄積ノード
となる反対導電型領域を表出する開口窓と、 該開口窓の側壁面に形成され、下端部が該反対導電型領
域と電気的に接続し、かつ該絶縁膜表面には実質的に延
在しないように形成される筒状の第１のキャパシタ電極
と、 少なくとも前記開口窓の側壁面において該第１のキャパ
シタ電極を覆うように形成された誘電体膜と、 該誘電体膜表面に、該第１のキャパシタ電極と電気的に
接続しないように、且つ前記絶縁膜表面に延在するよう
に形成される第２のキャパシタ電極と を有してなることを特徴とする半導体記憶装置，あるい
は、一導電型半導体基板上に形成されたMIS型トランス
ファトランジスタを覆うように、該一導電型半導体基板
表面に絶縁膜を形成する工程と、 次いで、該絶縁膜を異方性エッチングして、選択的に該
トランスファトランジスタの反対導電型のソースまたは
ドレイン領域を露出する開口窓を形成する工程と、 次いで、該開口窓の底面および側壁面から該絶縁膜上面
に延在するように第１の導電膜を被着形成する工程と、 次いで、該第１の導電膜を、該絶縁膜上面から除去しか
つ該開口窓の少なくとも側壁面には残すように、異方性
エッチングする工程と、 次いで、該第１の導電膜表面を覆うように誘電体膜を形
成する工程と、 次いで、該誘電体膜表面に、前記第１の導電膜と電気的
に接続しないように、第２の導電膜を被着形成する工程
と を有する半導体記憶装置の製造方法によって解決され
る。
型トランスファトランジスタと、該トランジスタを覆っ
て該一導電型半導体基板上に形成された絶縁膜と、 該絶縁膜に形成され、かつ該トランジスタの蓄積ノード
となる反対導電型領域を表出する開口窓と、 該開口窓の側壁面に形成され、下端部が該反対導電型領
域と電気的に接続し、かつ該絶縁膜表面には実質的に延
在しないように形成される筒状の第１のキャパシタ電極
と、 少なくとも前記開口窓の側壁面において該第１のキャパ
シタ電極を覆うように形成された誘電体膜と、 該誘電体膜表面に、該第１のキャパシタ電極と電気的に
接続しないように、且つ前記絶縁膜表面に延在するよう
に形成される第２のキャパシタ電極と を有してなることを特徴とする半導体記憶装置，あるい
は、一導電型半導体基板上に形成されたMIS型トランス
ファトランジスタを覆うように、該一導電型半導体基板
表面に絶縁膜を形成する工程と、 次いで、該絶縁膜を異方性エッチングして、選択的に該
トランスファトランジスタの反対導電型のソースまたは
ドレイン領域を露出する開口窓を形成する工程と、 次いで、該開口窓の底面および側壁面から該絶縁膜上面
に延在するように第１の導電膜を被着形成する工程と、 次いで、該第１の導電膜を、該絶縁膜上面から除去しか
つ該開口窓の少なくとも側壁面には残すように、異方性
エッチングする工程と、 次いで、該第１の導電膜表面を覆うように誘電体膜を形
成する工程と、 次いで、該誘電体膜表面に、前記第１の導電膜と電気的
に接続しないように、第２の導電膜を被着形成する工程
と を有する半導体記憶装置の製造方法によって解決され
る。
即ち本発明のＤ−RAMセルにおいては、トランスファ・
トランジスタの上部に厚い絶縁膜を設け、該絶縁膜に該
絶縁膜を貫通して該トランスファ・トランジスタの蓄積
ノードとなる不純物拡散領域に接する筒状のキャパシタ
を形成するものであり、該絶縁膜を厚く形成することに
よってキャパシタ容量の大幅な増大が可能であるので、
情報の検出精度及びα線ソフトエラー耐性の向上が図
れ、且つ隣接するセルのキャパシタとの間が該絶縁膜に
よって完全に分離されるので、蓄積電荷のリークを生ず
ることがなく蓄積情報の信頼度は向上する。
トランジスタの上部に厚い絶縁膜を設け、該絶縁膜に該
絶縁膜を貫通して該トランスファ・トランジスタの蓄積
ノードとなる不純物拡散領域に接する筒状のキャパシタ
を形成するものであり、該絶縁膜を厚く形成することに
よってキャパシタ容量の大幅な増大が可能であるので、
情報の検出精度及びα線ソフトエラー耐性の向上が図
れ、且つ隣接するセルのキャパシタとの間が該絶縁膜に
よって完全に分離されるので、蓄積電荷のリークを生ず
ることがなく蓄積情報の信頼度は向上する。
以下本発明を図示実施例により、具体的に説明する。
第１図は本発明に係わる１トランジスタ・１キャパシタ
構造のＤ−RAMセルの一実施例を示す模式平面図（ａ）
及び模式側断面図（ｂ）で、第２図はその製造方法を示
す工程断面図である。
構造のＤ−RAMセルの一実施例を示す模式平面図（ａ）
及び模式側断面図（ｂ）で、第２図はその製造方法を示
す工程断面図である。
全図を通じ同一対象物は同一符号で示す。
第１図において、１はp-型シリコン基板、２はｐ型チャ
ネル・カット領域、３はフィールド酸化膜、４はゲート
酸化膜、5a,5b,5cは第１の多結晶シリコン層PAよりなる
ゲート電極（ワード線）、８はn+型ドレイン領域、９は
蓄積ノードとなるn+型領域、21は化学気相成長（CVD）
法で形成した厚さ例えば１〜２μｍ程度の二酸化シリコ
ン（SiO2）絶縁膜、22は蓄積ノードとなるn+型領域を表
出する例えば1.5〜２μｍ□程度の第１のスルーホー
ル、23はn+型ドレイン領域を表出する例えば0.7〜１μ
ｍ□程度の第２のスルーホール、24は第２の多結晶シリ
コン層（PB）よりなる電荷蓄積用キャパシタ電極、25は
同じくPBよりなるドレイン電極、26は厚さ例えば100Å
程度のSiO2よりなる誘電体膜、27は第３の多結晶シリコ
ン層PCよりなる対向キャパシタ電極、28は燐珪酸ガラス
（PSG）絶縁膜、29はコンタクト窓、30はアルミニウム
等よりなるビット配線、Trはトランスファ・トランジス
タ、Ｃはキャパシタを示す。
ネル・カット領域、３はフィールド酸化膜、４はゲート
酸化膜、5a,5b,5cは第１の多結晶シリコン層PAよりなる
ゲート電極（ワード線）、８はn+型ドレイン領域、９は
蓄積ノードとなるn+型領域、21は化学気相成長（CVD）
法で形成した厚さ例えば１〜２μｍ程度の二酸化シリコ
ン（SiO2）絶縁膜、22は蓄積ノードとなるn+型領域を表
出する例えば1.5〜２μｍ□程度の第１のスルーホー
ル、23はn+型ドレイン領域を表出する例えば0.7〜１μ
ｍ□程度の第２のスルーホール、24は第２の多結晶シリ
コン層（PB）よりなる電荷蓄積用キャパシタ電極、25は
同じくPBよりなるドレイン電極、26は厚さ例えば100Å
程度のSiO2よりなる誘電体膜、27は第３の多結晶シリコ
ン層PCよりなる対向キャパシタ電極、28は燐珪酸ガラス
（PSG）絶縁膜、29はコンタクト窓、30はアルミニウム
等よりなるビット配線、Trはトランスファ・トランジス
タ、Ｃはキャパシタを示す。
同図に示すように本発明に係わるＤ−RAMセルは、 トランスファ・トランジスタTrの上部に厚いSiO2絶縁膜
21を設け、このSiO2絶縁膜21にトランスファ・トランジ
スタTrの蓄積ノードとなるn+型領域９を表出するキャパ
スタ用の第１のスルーホール22とn+型ドレイン領域８を
表出する第２のスルーホール23を形成し、 上記第１のスルーホール22内にトランスファ・トランジ
スタTrの蓄積ノードとなるn+型領域９に下端部が接する
筒状の電荷蓄積用キャパシタ電極24と、 この電極24の内面と上面及びこの電極24の底部に表出す
るn+型領域９の表面に形成された誘電体膜26と、 この電荷蓄積用キャパシタ電極24内に上記誘電体膜26を
介して埋め込まれ、上部がSiO2絶縁膜21に延在する対向
キャパシタ電極27とよりなるキャパシタＣが設けられ、 トランスファ・トランジスタTrのn+型ドレイン領域８
が、上記第２のスルーホール23内に埋め込まれたドレイ
ン電極25及びコンタクト窓29を介しビット配線30に接続
されてなっている。
21を設け、このSiO2絶縁膜21にトランスファ・トランジ
スタTrの蓄積ノードとなるn+型領域９を表出するキャパ
スタ用の第１のスルーホール22とn+型ドレイン領域８を
表出する第２のスルーホール23を形成し、 上記第１のスルーホール22内にトランスファ・トランジ
スタTrの蓄積ノードとなるn+型領域９に下端部が接する
筒状の電荷蓄積用キャパシタ電極24と、 この電極24の内面と上面及びこの電極24の底部に表出す
るn+型領域９の表面に形成された誘電体膜26と、 この電荷蓄積用キャパシタ電極24内に上記誘電体膜26を
介して埋め込まれ、上部がSiO2絶縁膜21に延在する対向
キャパシタ電極27とよりなるキャパシタＣが設けられ、 トランスファ・トランジスタTrのn+型ドレイン領域８
が、上記第２のスルーホール23内に埋め込まれたドレイ
ン電極25及びコンタクト窓29を介しビット配線30に接続
されてなっている。
上記Ｄ−RAMセルは、例えば以下に第２図（ａ）乃至
（ｅ）に示す工程断面図を参照して説明する方法によっ
て形成される。
（ｅ）に示す工程断面図を参照して説明する方法によっ
て形成される。
第２図（ａ）参照 通常の方法によりp-型シリコン基板１上にトランスファ
・トランジスタTrを形成した後、CVD法により該基板上
に厚さ例えば１〜２μｍ程度のSiO2絶縁膜21を形成し、 次いで通常のリアクティブ・イオンエッチング（RIE）
法により上記SiO2絶縁膜21に蓄積ノードとなるn+型領域
９を表出する例えば1.5〜２μｍ□程度の第１のスルー
ホール22、及びn+型ドレイン領域８を表出する例えば0.
7〜１μｍ□程度の第２のスルーホール23を形成する。
・トランジスタTrを形成した後、CVD法により該基板上
に厚さ例えば１〜２μｍ程度のSiO2絶縁膜21を形成し、 次いで通常のリアクティブ・イオンエッチング（RIE）
法により上記SiO2絶縁膜21に蓄積ノードとなるn+型領域
９を表出する例えば1.5〜２μｍ□程度の第１のスルー
ホール22、及びn+型ドレイン領域８を表出する例えば0.
7〜１μｍ□程度の第２のスルーホール23を形成する。
第２図（ｂ）参照 次いで該基板上にCVD法により第２のスルーホール23を
埋める厚さ、例えば5000Å程度の第２の多結晶シリコン
層PBを形成する。この際第１のスルーホール22は埋まら
ず、その側壁面及び底面に上記厚さのPB層が形成され
る。
埋める厚さ、例えば5000Å程度の第２の多結晶シリコン
層PBを形成する。この際第１のスルーホール22は埋まら
ず、その側壁面及び底面に上記厚さのPB層が形成され
る。
第２図（ｃ）参照 次いでRIE法で前面エッチングを行い、SiO2絶縁膜21の
上面及び第１のスルーホール22内の蓄積ノードとなるn+
型領域９面を表出させる。ここで、第１のスルーホール
22内には、その側壁面に沿って下端部が前記n+型領域９
に接する筒状のPB層が残留する。次いで熱酸化法により
PB層の表面及びn+型領域９の表出面に厚さ例えば100Å
程度のSiO2誘電体膜26を形成する。
上面及び第１のスルーホール22内の蓄積ノードとなるn+
型領域９面を表出させる。ここで、第１のスルーホール
22内には、その側壁面に沿って下端部が前記n+型領域９
に接する筒状のPB層が残留する。次いで熱酸化法により
PB層の表面及びn+型領域９の表出面に厚さ例えば100Å
程度のSiO2誘電体膜26を形成する。
なお第１のスルーホール22内のPB層は筒状の電荷蓄積用
キャパシタ電極24となり、第２のスルーホール23内のPB
層はドレイン電極25となる。
キャパシタ電極24となり、第２のスルーホール23内のPB
層はドレイン電極25となる。
第２図（ｄ）参照 次いで該基板上にCVD法により上記筒状の電荷蓄積用キ
ャパシタ電極24の内部を埋める例えば5000Å程度の第３
の多結晶シリコン層PCを形成し、次いでRIE法により該P
C層に前記ドレイン電極25の上面を表出する開孔31を形
成する。
ャパシタ電極24の内部を埋める例えば5000Å程度の第３
の多結晶シリコン層PCを形成し、次いでRIE法により該P
C層に前記ドレイン電極25の上面を表出する開孔31を形
成する。
ここでPC層は対向キャパシタ電極27となる。
第２図（ｅ）参照 次いで該基板上にCVD法により厚さ１μｍ程度のPSG絶縁
膜28を形成し、 通常の方法により該PSG絶縁膜28にドレイン電極25の上
面を表出するコンタクト窓29を形成し、 通常の方法により該絶縁膜29上に上記コンタクト窓29部
においてドレイン電極25に接するビット配線30を形成す
る。
膜28を形成し、 通常の方法により該PSG絶縁膜28にドレイン電極25の上
面を表出するコンタクト窓29を形成し、 通常の方法により該絶縁膜29上に上記コンタクト窓29部
においてドレイン電極25に接するビット配線30を形成す
る。
そして、以後図示しないカバー絶縁膜の形成等を行って
本発明に係わるＤ−RAMセルが完成する。
本発明に係わるＤ−RAMセルが完成する。
上記実施例の説明から明らかなように、本発明に係わる
Ｄ−RAMセルにおいては、原理的に、CVD法によって導電
層が底部まで成長出来る深さであれば筒型のキャパシタ
をいくらでも深く形成することが可能である。従ってキ
ャパシタ容量を従来に比べ大幅に増大させることが出来
る。
Ｄ−RAMセルにおいては、原理的に、CVD法によって導電
層が底部まで成長出来る深さであれば筒型のキャパシタ
をいくらでも深く形成することが可能である。従ってキ
ャパシタ容量を従来に比べ大幅に増大させることが出来
る。
また該筒型のキャパシタは絶縁膜内に設けられるので、
隣接するセルの筒型キャパシタとの間が該絶縁膜で分離
されることになり、情報電荷のリークは完全に防止され
る。
隣接するセルの筒型キャパシタとの間が該絶縁膜で分離
されることになり、情報電荷のリークは完全に防止され
る。
更に又、キャパシタが絶縁膜内に設けられることによ
り、α線の入射によりシリコン基板内に発生した電荷が
キャパシタに到達することがなく、α線ソフトエラー耐
性も増大する。
り、α線の入射によりシリコン基板内に発生した電荷が
キャパシタに到達することがなく、α線ソフトエラー耐
性も増大する。
なおキャパシタ電極は上記実施例に示す多結晶シリコン
に限られるものではなく、モリブデン・シリサイド等他
の導電物質であっても良い。
に限られるものではなく、モリブデン・シリサイド等他
の導電物質であっても良い。
以上説明のように本発明によれば、１トランジスタ・１
キャパシタ構造のダイナミック型ランダムアクセスメモ
リ（Ｄ−RAM）セルの、キャパシタ容量を大幅に増大
し、隣接するキャパシタ間の情報電荷のリークを無く
し、且つα線ソフトエラー耐性を向上せしめることがで
きるので、その信頼度が向上する。
キャパシタ構造のダイナミック型ランダムアクセスメモ
リ（Ｄ−RAM）セルの、キャパシタ容量を大幅に増大
し、隣接するキャパシタ間の情報電荷のリークを無く
し、且つα線ソフトエラー耐性を向上せしめることがで
きるので、その信頼度が向上する。
第１図は本発明に係わる１トランジスタ・１キャパシタ
構造のＤ−RAMセルの一実施例を示す模式平面図（ａ）
及び模式側断面図（ｂ）、 第２図（ａ）乃至（ｅ）はその製造方法を示す工程断面
図、 第３図はスタックド・キャパシタ型Ｄ−RAMセルの側断
面図、 第４図はトレンチ・キャパシタ型セルの側断面図であ
る。 図において、 5a,5b,5cはゲート電極（ワード線） ８はn+型ドレイン領域、 ９は蓄積ノードとなるn+型領域、 21は二酸化シリコン絶縁膜、 22は第１のスルーホール、 23は第２のスルーホール、 24は電荷蓄積用キャパシタ電極、 25はドレイン電極、 26は誘電体膜、 27は対向キャパシタ電極、 28は燐珪酸ガラス絶縁膜、 29はコンタクト窓、 30はビット配線、 Trはトランスファ・トランジスタ、 Ｃはキャパシタ を示す。
構造のＤ−RAMセルの一実施例を示す模式平面図（ａ）
及び模式側断面図（ｂ）、 第２図（ａ）乃至（ｅ）はその製造方法を示す工程断面
図、 第３図はスタックド・キャパシタ型Ｄ−RAMセルの側断
面図、 第４図はトレンチ・キャパシタ型セルの側断面図であ
る。 図において、 5a,5b,5cはゲート電極（ワード線） ８はn+型ドレイン領域、 ９は蓄積ノードとなるn+型領域、 21は二酸化シリコン絶縁膜、 22は第１のスルーホール、 23は第２のスルーホール、 24は電荷蓄積用キャパシタ電極、 25はドレイン電極、 26は誘電体膜、 27は対向キャパシタ電極、 28は燐珪酸ガラス絶縁膜、 29はコンタクト窓、 30はビット配線、 Trはトランスファ・トランジスタ、 Ｃはキャパシタ を示す。
Claims (2)
- 【請求項１】一導電型半導体基板上に形成されたMIS型
トランスファトランジスタと、 該トランジスタを覆って該一導電型半導体基板上に形成
された絶縁膜と、 該絶縁膜に形成され、かつ該トランジスタの蓄積ノード
となる反対導電型領域を表出する開口窓と、 該開口窓の側壁面に形成され、下端部が該反対導電型領
域と電気的に接続し、かつ該絶縁膜表面には実質的に延
在しないように形成される筒状の第１のキャパシタ電極
と、 少なくとも前記開口窓の側壁面において該第１のキャパ
シタ電極を覆うように形成された誘電体膜と、 該誘電体膜表面に、該第１のキャパシタ電極と電気的に
接続しないように、且つ前記絶縁膜表面に延在するよう
に形成される第２のキャパシタ電極と を有してなることを特徴とする半導体記憶装置。 - 【請求項２】一導電型半導体基板上に形成されたMIS型
トランスファトランジスタを覆うように、該一導電型半
導体基板表面に絶縁膜を形成する工程と、 次いで、該絶縁膜を異方性エッチングして、選択的に該
トランスファトランジスタの反対導電型のソースまたは
ドレイン領域を露出する開口窓を形成する工程と、 次いで、該開口窓の底面および側壁面から該絶縁膜上面
に延在するように第１の導電膜を被着形成する工程と、 次いで、該第１の導電膜を、該絶縁膜上面から除去しか
つ該開口窓の少なくとも側壁面には残すように、異方性
エッチングする工程と、 次いで、該第１の導電膜表面を覆うように誘電体膜を形
成する工程と、 次いで、該誘電体膜表面に、前記第１の導電膜と電気的
に接続しないように、第２の導電膜を被着形成する工程
と を有する半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016934A JPH0673368B2 (ja) | 1985-01-31 | 1985-01-31 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016934A JPH0673368B2 (ja) | 1985-01-31 | 1985-01-31 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61176148A JPS61176148A (ja) | 1986-08-07 |
| JPH0673368B2 true JPH0673368B2 (ja) | 1994-09-14 |
Family
ID=11929950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60016934A Expired - Lifetime JPH0673368B2 (ja) | 1985-01-31 | 1985-01-31 | 半導体記憶装置およびその製造方法 |
Country Status (1)
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| JP (1) | JPH0673368B2 (ja) |
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-
1985
- 1985-01-31 JP JP60016934A patent/JPH0673368B2/ja not_active Expired - Lifetime
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| JPS61176148A (ja) | 1986-08-07 |
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