JPH04239778A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、炭化珪素半導体を用い
とくに高圧大電流用に適する電界効果トランジスタおよ
びその製造方法に関する。 【０００２】 【従来の技術】高電圧や大電流を扱う用途に適するいわ
ゆる電力用トランジスタには従来からすべてシリコン半
導体が用いられており、現在までに実用化された主なも
のには周知のようにバイポーラトランジスタ，電界効果
トランジスタおよび絶縁ゲートバイポーラトランジスタ
がある。この電力用トランジスタ全般に対し要求される
最も基本的な性能として、オン時の順方向電圧が低いこ
と、入力インピーダンスが高いこと、およびスイッチン
グ速度が高いことが挙げられるが、これらの観点からこ
れらのトランジスタを見るとそれぞれ一長一短がある。 【０００３】すなわち、バイポーラトランジスタと電界
効果トランジスタとはいずれも速いスイッチング速度を
有するが、前者には順方向電圧が低い利点がある反面，
入力インピーダンスが低い欠点があり、後者には逆に入
力インピーダンスが高い利点がある反面，順方向電圧が
高い欠点がある。これらの中間的な性格の絶縁ゲートバ
イポーラトランジスタは低い順方向電圧と高い入力イン
ピーダンスを兼備するが、スイッチング速度がこれらと
比べると遅い欠点がある。 【０００４】このため、従来からかかる問題点を解決し
て電力用トランジスタの性能を改善する努力が種々なさ
れて来たが、この改善にも半導体材料がもつ基本的な性
能値に基づく限界が自ずからあって現在ではシリコン半
導体を利用するトランジスタの性能の理論的限界にすで
にかなり近づきつつあるものと考えられ、この限界を克
服し得る新しい半導体材料の一つとして炭化珪素が注目
されている。 【０００５】周知のように、この炭化珪素はシリコンよ
りもバンドギャップが広い半導体であり、放射能レベル
の高い環境や自動車のエンジン回り等のノイズの高い場
所に適する半導体装置用材料として注目されていたが、
最近ではかなり結晶性の高いウエハが得られるようにな
り（例えば Ｒ．Ｆ．Ｄａｖｉｓ ｅｔａｌ； Ｍａｔ
． Ｒｅｓ． Ｓｏｃ． Ｓｙｍｐ．Ｐｒｏｃ．， Ｖ
ｏｌ． １６２， ｌ９９０， ｐ．４６３を参照）
、それを用いる半導体装置の実現可能性が検討されつつ
ある （例えば Ｋ． Ｓｈｅｎａｉ ｅｔ ａｌ；
ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｅｌｅｃｔ． Ｄｅｖ
．， Ｖｏｌ． ３６， Ｎｏ． ９， １９８９，
ｐ．１１８１を参照） 。 【０００６】炭化珪素はバンドギャップが広い前述の特
徴のほかに、その結晶内でキャリアの増倍効果が発生す
る電界強度がシリコンより高く， 従って絶縁破壊電圧
が高い特長があるが、低い抵抗値をもつ半導体層をその
中に作り込むのがまだ必ずしも容易でないので、炭化珪
素を利用するトランジスタとしてはバイポーラ形よりは
むしろ電界効果形の方が適し、本発明も炭化珪素半導体
を利用するこの電界効果トランジスタに関する。なお、
この種トランジスタに関する従来技術はほとんど知られ
ていないが、 Ｒ．Ｆ．Ｄａｖｉｓ， ＨＦＰＣ Ｍａ
ｙ （１９８９） Ｐｒｏｃｅｅｄｉｎｇｓ； ｐ．８
１ には横形の電界効果トランジスタを試作した結果、
シリコン半導体の場合と同様なトランジスタ特性が得ら
れた旨の報告がある。 【０００７】しかし、このような横形構造の電界効果ト
ランジスタは周知のように大電流用に不利であり、高電
界強度に耐え得る炭化珪素の本来の特長を活かして高耐
圧化する上でも不利を免れないので、炭化珪素半導体を
用いる電界効果トランジスタにおいても高圧大電流用に
は縦形構造の採用が望ましい。かかる電力用に適する炭
化珪素の電界効果トランジスタの縦形構造はまだ知られ
ていないが、参考用にシリコン半導体を用いる場合の代
表的な縦形構造の概要を以下に図４を参照して簡単に説
明する。 【０００８】大電流用の縦形電界効果トランジスタは一
般に小形トランジスタを多数個並列接続してなるが、図
４はかかる複合構造中の１単位をｎチャネル形の場合に
つき示すものである。ｎ形の基板４０の裏面側からドレ
イン用の接続層４１を強いｎ形で拡散し、その表面上に
ゲート酸化膜４２を介して多結晶シリコンのゲート４３
を配設した上で、これをマスクに利用して不純物をイオ
ン注入しかつ熱拡散させることによりｐ形の深いウエル
４４と強いｎ形の浅いソース層４５とを図のようにそれ
ぞれ周縁がゲート４３の下側にもぐり込むように作り込
む。さらに、ゲート４３の範囲を絶縁膜４６で覆った後
その上にアルミの電極膜４７を配設し、かつ裏面側のド
レイン接続層４１にも電極膜４７を付ける。 【０００９】かかる縦形の電界効果トランジスタ５０は
、図示のようにウエル４４とソース層４５とを表面上で
短絡する電極膜４７をソース端子Ｓ， ドレイン接続層
４１と接続された電極膜４７をドレイン端子Ｄ， ゲー
ト４３と接続された電極膜４６をゲート端子Ｇとそれぞ
れするもので、端子Ｇに与えるゲート電圧によりウエル
４４のゲート４３の下側部分の表面におけるチャネル形
成を制御することによりソース端子Ｓとドレイン端子Ｄ
の間が遮断または導通状態にされる。導通時の電流ｉは
図のように基板４０等の内部を縦方向に流れるので縦形
と呼ばれる。 【００１０】 【発明が解決しようとする課題】ところが、図４のよう
な縦形構造をそのまま炭化珪素を用いる電界効果トラン
ジスタに適用するのは困難である。これは、半導体層を
作り込むための不純物の拡散に要する温度がシリコンの
場合１０００℃程度なのに比べて炭化珪素では２０００
℃以上にもなるためであって、かかる高温下で不純物を
熱拡散させ得る実用設備が現実にはないほか、図４のウ
エル４４のようなかなり深い拡散には非常な長時間を要
するので実際上は実行不可能に近いからである。 【００１１】もう一つの問題は、電界効果トランジスタ
にはその順方向電圧が前述のように元々高い欠点がある
ことであって、炭化珪素を利用することによって高耐圧
化はできても大電流が流れた時の順方向電圧があまり高
いとその実用性が著しく減殺される結果になり兼ねない
。順方向電圧を低めるには半導体層内の不純物濃度を上
げてその固有抵抗値を下げる必要があるが、上述のよう
に不純物拡散が困難なようではこの欠点の解消も困難で
ある。 【００１２】本発明は、かかる現状に立脚して不純物の
熱拡散が困難な炭化珪素の問題点を解決し、高スイッチ
ング速度と高入力インピーダンスの電界効果トランジス
タの特長を活かしながらその一層の高耐圧化を可能にし
、かつその順方向電圧を改善することができる炭化珪素
を用いる縦形構造の電界効果トランジスタおよびその製
造方法を提供することを目的とする。 【００１３】 【課題を解決するための手段】この目的は本発明の電界
効果トランジスタによれば、一方の導電形の炭化珪素か
らなる第１半導体領域と、それに重ねた他方の導電形の
炭化珪素からなる第２半導体領域と、第２半導体領域の
表面の一部の範囲に一方の導電形で作り込まれた第３半
導体領域と、第３半導体領域の範囲内から第１半導体領
域に達するよう掘り込まれた凹所と、この凹所の表面を
覆うゲート絶縁膜と、このゲート酸化膜を介し凹所に作
り込まれたゲート領域とを設け、第１および第３半導体
領域から１対のソース・ドレイン端子を， ゲート領域
からゲート端子をそれぞれ導出することにより達成され
る。 【００１４】なお、ふつうは上記構成中の第１半導体領
域をドレイン層， 第２半導体領域をウエルないしはサ
ブストレート， 第３半導体領域をソース層とそれぞれ
することでよく、かつ第１半導体領域を一方の導電形の
炭化珪素からなる基板の上に成長された炭化珪素のエピ
タキシャル層とし、第２半導体領域をさらにその上に成
長された炭化珪素のエピタキシャル層とするのがよく、
この際の基板には高不純物濃度の炭化珪素の単結晶を用
いるのがよい。また、第３半導体領域は第２半導体領域
の表面に不純物を導入して活性化しただけのごく浅い半
導体層とすることでよい。さらに、第２半導体領域と第
３半導体領域は端子を導出するための電極膜により表面
で相互に短絡するのが有利である。 【００１５】本発明の電界効果トランジスタにおいても
シリコン半導体を用いる場合と同様に小形トランジスタ
を集積化した複合構造とするのが望ましい。高耐圧用の
電界効果トランジスタでは半導体表面に沿う絶縁破壊を
防止するためガードリングやチャネルストッパ層を通常
設けるが、炭化珪素半導体を用いる場合はそのための不
純物拡散が困難なのでこのかわりに第２半導体領域の周
縁から第１半導体領域に達するメサエッチング溝を掘り
込むのが有利である。電界効果トランジスタが上述の複
合構造の場合このメサエッチング溝は複数個の小形トラ
ンジスタを共通に囲むように設けることでよい。 【００１６】また本発明の電界効果トランジスタの製造
方法によれば、一方の導電形の炭化珪素の基板上に一方
の導電形の炭化珪素の第１半導体領域をエピタキシャル
成長させる工程と、第１半導体領域の上に他方の導電形
の炭化珪素の第２半導体領域をエピタキシャル成長させ
る工程と、第２半導体領域の表面の一部の範囲に凹所を
第１半導体領域に達するように掘り込む工程と、凹所の
表面をゲート絶縁膜で覆う工程と、ゲート絶縁膜を介し
て凹所に嵌め込むようにゲート領域を作り込む工程と、
第２半導体領域の表面の凹所の周辺範囲に不純物をイオ
ン注入して第３半導体領域を一方の導電形で作り込む工
程と、第１および第３半導体領域に接続されたソース・
ドレイン用電極膜とゲート領域に接続されたゲート用電
極膜とを配設する工程とを経由することによって前述の
目的が達成される。 【００１７】なお、上記構成中の第１および第２半導体
領域のエピタキシャル成長工程ではシランとメタン等を
含む原料ガスを用いるＣＶＤ法によってこれらの半導体
領域を気相成長させることでよく、それらへの凹所の掘
り込み工程ではリアクティブイオンエッチング法を利用
するのが有利である。また、ゲート絶縁膜の被覆工程で
は凹所の表面を酸化することにより酸化シリコン膜を形
成するのがよく、凹所へのゲート領域の作り込み工程は
ＣＶＤ法により多結晶シリコンをそれ用に成長させるの
が有利である。 【００１８】第３半導体領域を作り込む工程では、不純
物をイオン注入した後それを熱拡散させるのが前述のよ
うに困難なので、高温の熱処理によって注入不純物を活
性化させて例えば ０．１μｍ程度の浅い第３半導体領
域を作り込むことでよい。また、この第３半導体領域の
作り込み工程はゲート領域を設けた後とする必要はとく
になく、ゲート領域用の凹所の掘り込み工程の前に行な
うことでもよい。 【００１９】なお、炭化珪素半導体に対するｐ形不純物
としてアルミを，ｎ形不純物として窒素をそれぞれ用い
るのが、上記各半導体領域に対しできるだけ狭い不純物
準位を賦与して電界効果トランジスタの特性を向上させ
る上で望ましい。 【００２０】 【作用】本発明による電界効果トランジスタとその製造
方法では、前項の構成中にいう第１および第２半導体領
域を炭化珪素のエピタキシャル層で構成してそのエピタ
キシャル成長時に不純物を最初から導入して置き、かつ
ゲート領域を第２半導体領域を貫いて第１半導体領域に
達するように掘り込んだ凹所内に嵌め込むいわば埋め込
み構造として凹所の側面のゲート絶縁膜に接する第２半
導体領域の部分をチャネル形成面とすることにより、第
１および第２の半導体領域に対して後から不純物を拡散
させる必要をなくして、不純物の熱拡散が困難な炭化珪
素の問題点を解決する。 【００２１】さらに、本発明は炭化珪素の許容最大電界
強度が高い特長を利用してその第１半導体領域内の電界
強度を高く設定することにより電界効果トランジスタの
耐圧を向上するとともに、この電界強度の設定値に合わ
せて第１半導体領域の厚みを最適化することにより電界
効果トランジスタの順方向電圧の低減を可能にする。以
下、この順方向電圧を低減できる理由を若干の式を用い
て説明する。 【００２２】本発明の電界効果トランジスタでは前述の
ように第２半導体領域にチャネルが形成され、そのオン
抵抗をＲとするとこのチャネルの抵抗Ｒｃと第１半導体
領域内の抵抗Ｒ１の和になるので、 Ｒ＝Ｒｃ＋Ｒ１
１）で表されるが、数百Ｖ
以上の高耐圧電界効果トランジスタではチャネル抵抗Ｒ
ｃは第１半導体領域の抵抗Ｒ１の１％程度になるので、
実際には抵抗Ｒは抵抗Ｒ１だけで決まるとしてよい。 【００２３】電界効果トランジスタのオフ時にかかる電
圧も同様にすべて第１半導体領域に掛かるものとしてよ
く、電界効果トランジスタの耐圧値をＶとすると次式で
表すことができる。 Ｖ＝Ｅｍｄ−ｑＮ１ｄ２
／２ε
２）ただし、Ｅｍは第１半導体領域内の
電界強度つまり炭化珪素の許容最大電界強度，ｄは第１
半導体領域の厚み， ｑは電子電荷， Ｎ１は第１半導
体領域の不純物濃度，εは炭化珪素の誘電率であり、第
１半導体領域に空乏層が延びた時の内部の電界強度分布
がよく知られているようにその不純物濃度で決まる傾斜
で直線的に変化するものとした。 【００２４】さて、オン時の１）式中の第１半導体領域
の抵抗Ｒ１はその厚みｄに比例し不純物濃度Ｎ１に逆比
例するから、オン抵抗Ｒがこの抵抗Ｒ１と等しいとする
とその逆数は次式で表される。 １／Ｒ＝Ａ・μＮ１／ｄ
３）ただし、Ａは比例定数、μは炭化珪
素内の電子の易動度である。さて、この３）式に２）式
から得られる不純物濃度Ｎ１を入れると、 １／Ｒ＝Ａ・ （２εμ
／ｑ）（Ｅｍ／ｄ２ −Ｖ／ｄ３ ） ４
）が得られる。この４）式の右辺を第１半導体領域の厚
みｄの関数とし左辺を最小にする厚みを求めると、
ｄ＝３Ｖ／２Ｅｍ
５）となり、第１半導体領域の厚みを
この最適値ｄに設定した時の電界効果トランジスタの順
方向電圧をＶｆとすると、５）式の厚みｄを４）式に入
れることにより次式が得られる。 Ｖｆ∝Ｒ∝Ｖ２ ／εμ
Ｅｍ３
６） 【００２５】以上からわか
るように、第１半導体領域の厚みｄを炭化珪素の最大電
界強度Ｅｍに応じて上の５）式のように最適化すること
により電界効果トランジスタの順方向電圧Ｖｆを６）式
のように最大電界強度Ｅｍの３乗に逆比例して低減でき
る。炭化珪素の最大電界強度Ｅｍは３ｘ１０１６Ｖ／ｃ
ｍでシリコンの ３．７ｘ１０１５Ｖ／ｃｍよりも約１
桁高いので順方向電圧Ｖｆを大幅に低減できることがわ
かる。また、第１半導体領域の厚みｄもシリコンの場合
の８分の１程度に薄く構成できる。なお、６）式の電子
の易動度μが炭化珪素ではシリコンより低いので上の効
果は若干減殺されるが、それでも順方向電圧を２０分の
１程度に低減できる。 【００２６】 【実施例】以下、図を参照して本発明の実施例を説明す
る。図１は本発明による電界効果トランジスタの実施例
の断面図、図２はその製造方法の実施例を図１の完成状
態に至るまでの主な工程ごとの状態で示す断面図、図３
は複合構造の電界効果トランジスタの断面図と上面図で
ある。これらの実施例では電界効果トランジスタはすべ
てｎチャネル形であるものとする。 【００２７】図１に示す電界効果トランジスタ３０用に
は、この実施例では強いｎ形にドープされた炭化珪素の
単結晶の基板１０上に同じｎ形の所定不純物濃度でドー
プされた炭化珪素のエピタキシャル層からなる第１半導
体領域１１と、逆のｐ形の高不純物濃度でドープされた
同様な炭化珪素からなる第２半導体領域１２が順次重ね
られた３層構成の炭化珪素が用いられ、第２半導体領域
の表面の中央部分にｎ形不純物として窒素等を高ドーズ
量でイオン注入した浅い第３半導体領域１３が作り込ま
れる。電界効果トランジスタ３０が例えば１０００Ｖ耐
圧の場合は、第１半導体領域１１の厚みは１０μｍ程度
， 第２半導体領域１２の厚みは１〜２μｍ， 第３半
導体領域１３の深さは ０．５μｍ程度にそれぞれされ
る。さらに、第３半導体領域１３の中央部から凹所１４
が第２半導体領域１２を貫いて第１半導体領域１１に達
するよう掘り込まれ、その表面を覆うように薄いゲート
絶縁膜２１が付けられる。この実施例のゲート２３は凹
所１４を埋めるように作り込まれた多結晶シリコンとさ
れる。 【００２８】図１の電界効果トランジスタ３０では、第
２半導体領域１２がｐ形のウエル， 第３半導体領域１
３がｎ形のソース領域，第１半導体領域１１とその下の
基板１０がｎ形のドレイン領域をそれぞれ構成し、これ
らから接続用端子をそれぞれ導出するため絶縁膜２４を
表面と裏面に付けてそれに開口された窓内で所定個所に
導電接触する電極膜２５を設ける。図示のように、第２
半導体領域１２と第３半導体領域１３の表面はこの電極
膜２５により短絡されてそれからソース端子Ｓが導出さ
れる。基板１０と導電接触する電極膜２５からドレイン
端子Ｄが， ゲート２３に導電接触する電極膜２５から
ゲート端子Ｇがそれぞれ導出される。 【００２９】この電界効果トランジスタ３０は、ゲート
絶縁膜２１を介してゲート２３と対向するｐ形の第２半
導体領域１２の部分をチャネル形成領域とするｎチャネ
ル形で、通常のようにゲート端子Ｇに与える電圧によっ
てこのチャネル形成を制御してソース端子Ｓとドレイン
端子Ｄの間を遮断または導通状態にすることができる。 導通時に電流が基板１０と第１半導体領域１１内を縦方
向に流れる縦形であり、遮断時には第１半導体領域１１
内に空乏層が延びる。前述のように、この第１半導体領
域１１の炭化珪素の最大電界強度が高くその厚みをシリ
コンの場合より約１桁薄くできるので、本発明による電
界効果トランジスタ３０は高耐圧用に適し、かつ順方向
電圧を１桁以上低減できる。また、高入力インピーダン
スかつ高スイッチング速度である電界効果トランジスタ
の特長は本発明の場合もそのまま活かされシリコンの場
合と同程度である。 このほか、炭化珪素は熱伝導率がシリコンより３倍程度
も高いので冷却が容易な利点がある。なお、大電流用の
電界効果トランジスタでは図３に示すような複合構造と
するのが有利である。 【００３０】本発明の電界効果トランジスタは上述のよ
うに高耐圧に適するが、シリコンの場合のように表面部
にガードリングやチャネルストッパを設けるため第２半
導体領域１２の表面に不純物を拡散するのが困難なので
、そのかわりに周縁部に図１に示すようにメサエッチン
グ溝１５を設けるのが望ましい。このメサエッチングに
はふっ素系の反応ガス等を用いるドライエッチングを利
用するのがよく、等方性のエッチング条件を選定するこ
とによりメサエッチング溝１５を図のように４５度程度
の傾斜で第２半導体領域１２の周縁から少なくとも第１
半導体領域１１に達するよう掘り込んだ後に、エッチン
グ面を酸化シリコンや窒化シリコンの絶縁膜２４により
覆った上で各チップに単離して図示の状態とする。 【００３１】次に、図２を参照して本発明の電界効果ト
ランジスタの製造方法を説明する。同図（ａ） は数百
μｍの厚みのｎ形の炭化珪素の基板１０の上にいずれも
炭化珪素のｎ形の第１半導体領域１１とｐ形の第２半導
体領域１２を前述のように１０μｍ程度と１〜２μｍの
厚みでそれぞれエピタキシャル成長させた状態を示す。 【００３２】これらの半導体領域１１と１２のエピタキ
シャル成長は例えばシランとメタン等を含む原料ガスを
用いるＣＶＤ法により気相成長させることでよく、この
気相成長用の原料ガス中に不純物を混合して置くことに
よってエピタキシャル成長させる炭化珪素に所望の濃度
で不純物をドープできる。このためのｎ形不純物として
は窒素， ｐ形不純物としてはアルミが最も適する。 【００３３】図２（ｂ） は凹所１４の掘り込み工程を
示す。 この掘り込みには化学エッチングも可能ではあるが、ド
ライエッチング法とくにリアクティブイオンエッチング
法を利用して異方性エッチング条件下で凹所１４を図示
のようにほぼ直角な側面形状で掘り込むのが有利である
。 この凹所１４の幅は次工程で多結晶シリコン等によって
容易に埋め得るように狭めの例えば２〜３μｍとするの
が望ましい。図では省略されているが、この掘り込みエ
ッチングはもちろんフォトレジスト膜等をマスクとして
行なわれる。 【００３４】図２（ｃ） はゲート絶縁膜２１とゲート
用の多結晶シリコン２２の成長工程を示す。ゲート絶縁
膜２１はシリコンの場合と同様に熱酸化膜とするのが最
も簡単であり、酸素を含むふん囲気内の短時間の熱酸化
により炭化珪素の場合も酸化シリコン膜をゲート絶縁膜
２１に適する例えば０．０５〜０．１ μｍの膜厚で付
けることができる。次に、多結晶シリコン２２はシラン
を原料ガスとする減圧ＣＶＤ法等により凹所１４内を埋
めるまで成長させて図示の状態とする。さらに、この多
結晶シリコン２２を例えばＣＦ４ を反応ガスとするド
ライエッチング法により図２（ｄ） のように凹所１４
内のみを残して除去し、かつ凹所１４以外の表面に残る
ゲート絶縁膜２１を希ふっ酸等を用いる短時間の化学エ
ッチングにより除去する。 【００３５】図２（ｄ） は第３半導体領域１３を作り
込む工程を示す。これにはイオン注入法を用い、不要部
分を図示しないマスクで覆った上で窒素を １００ｋＶ
程度の加速電圧下の高ドーズ量で第２半導体領域１２の
表面のゲート２３の周辺範囲に例えば ０．１μｍ程度
の深さに打ち込むことによりｎ形の第３半導体領域１３
を作り込む。炭化珪素ではこの導入不純物の熱拡散が困
難なので、以後は１１００℃程度の高温下で熱処理を施
して不純物を活性化させるだけとする。第３半導体領域
１３はこのようにごく浅くてもそのソース領域としての
役目を充分に果たすことができる。以降は図１で説明し
たようにメサエッチング溝１５の掘り込みと絶縁膜２４
の被覆と電極膜２５の配設を経て図１の完成状態とする
。 【００３６】図３に本発明を複合構造の電界効果トラン
ジスタ３１に適用した実施例を示す。図３（ａ） はそ
の断面図，図３（ｂ） は一部の上面図であり、同図（
ａ） は同図（ｂ） のＸ−Ｘ矢視断面に相当する。図
３（ａ） の３個の凹所１４内のゲート２３は、実際に
は同図（ｂ） に示された連続した網状のパターンをも
つゲート２３の断面である。複合構造の場合は凹所１４
とゲート２３をこのような網状あるいは櫛状のパターン
に形成するのが有利で、図示の都合から同図（ｂ） に
は網の目が２個だけ示されているが実際には数十〜数百
個の目をもつ網状パターンとされる。かかるパターンを
もつ凹所１４が同図（ａ） のように第２半導体領域１
２を貫いて第１半導体領域１１に達するよう掘り込まれ
るのは前実施例と同じであり、第３半導体領域は凹所１
４から外側および網目の内側に向けて広がるように設け
られる。 【００３７】図３（ｂ） のようにゲート２３はその網
状パターンから外側に向けた延在部２３ａを備え、この
延在部２３ａに導電接触する電極膜２５からゲート端子
Ｇが導出される。ソース端子Ｓ用の電極膜２５はゲート
２３の網状パターン全体を覆うよう形成され、同図（ａ
） からわかるようにゲート２３とは絶縁膜２４により
絶縁される。第２半導体領域１２と第３半導体領域１３
の表面がこのソース端子Ｓ用の電極膜２５によって短絡
されるのは前実施例と同じである。メサエッチング溝１
５はかかる複合構造の全体を外側から囲むように電界効
果トランジスタ３１のチップの周縁部に掘り込まれ、そ
の表面が絶縁膜２４により保護される。ドレイン端子Ｄ
用の電極膜２５は同図（ａ）に示すようにこの例ではチ
ップの裏面全体を覆うように設けられる。この図３に示
す複合構造の電界効果トランジスタ３１は大電流用に適
し、数十Ａから百Ａ以上の定格のものを容易に構成でき
、数十Ａの電界効果トランジスタ３１を１０ｍｍ角程度
のチップ内に作り込むことができる。 【００３８】以上説明した実施例に限らず、本発明は適
宜な態様ないし種々な形態で実施をすることができる。 実施例中の各半導体領域の導電形や厚み等はあくまで例
示であり、電界効果トランジスタが使用される電圧，電
流等の条件に合わせて適宜に設定されるべきものである
。また図２に例示した製造方法では凹所の掘り込み後に
第３半導体領域の作り込むようにしたが、第３半導体領
域の作り込み後に凹所を掘り込むようにしてもよい。 【００３９】 【発明の効果】以上のとおり本発明の電界効果トランジ
スタでは、炭化珪素の第１および第２半導体領域を一方
および他方の導電形で積み重ね、第３半導体領域を第２
半導体領域の表面の一部に一方の導電形で作り込み、第
３半導体領域の範囲内から凹所を第１半導体領域に達す
るよう掘り込んでその表面をゲート絶縁膜で覆い、かつ
凹所にゲートを作り込むようにし、またその製造方法で
は、一方の導電形の炭化珪素の基板上に一方および他方
の導電形の炭化珪素の第１および第２半導体領域をエピ
タキシャル成長させ、第２半導体領域の表面の一部から
凹所を第１半導体領域に達するまで掘り込んでその表面
をゲート絶縁膜で覆った上で凹所にゲート領域を作り込
み、凹所の周辺に不純物をイオン注入して第３半導体領
域を一方の導電形で作り込むことにより、次の効果を得
ることができる。 【００４０】（ａ） 第１および第２半導体領域をエピ
タキシャル成長時に不純物をドープした炭化珪素で構成
し、かつゲートを凹所内に嵌め込む構造として第２半導
体領域にチャネルを形成させることにより、第１および
第２半導体領域に後から不純物を拡散させる必要をなく
し、炭化珪素に対し不純物の熱拡散が困難な問題点を解
決して実用性の高い電界効果トランジスタを提供できる
。 【００４１】（ｂ） 炭化珪素の許容最大電界強度が高
い特長を利用して第１半導体領域に高い電界強度に耐え
る役目を持たせることにより、シリコン形と比べて耐圧
値が格段に高い電界効果トランジスタを構成できる。 【００４２】（ｃ） 第１半導体領域内の電界強度の設
定値に合わせてその厚みと不純物濃度を最適化すること
により、電界効果トランジスタの順方向電圧を従来より
１桁以上低減することができる。 【００４３】（ｄ） 炭化珪素の高い熱伝導率を利用し
て内部発熱を容易に放散させ得るので、順方向電圧の低
減と相挨って電界効果トランジスタのチップサイズを減
少させ、かつその動作信頼性を向上することができる。 【００４４】本発明は電界効果トランジスタの高いスイ
ッチング速度と入力インピーダンスの長所をそのまま活
かしながら、シリコンを用いる場合の限界を克服して上
述のように高耐圧でかつ順方向電圧が低い特長をもつ電
力用電界効果トランジスタを炭化珪素を用いて始めて実
用化することを可能にするものである。
とくに高圧大電流用に適する電界効果トランジスタおよ
びその製造方法に関する。 【０００２】 【従来の技術】高電圧や大電流を扱う用途に適するいわ
ゆる電力用トランジスタには従来からすべてシリコン半
導体が用いられており、現在までに実用化された主なも
のには周知のようにバイポーラトランジスタ，電界効果
トランジスタおよび絶縁ゲートバイポーラトランジスタ
がある。この電力用トランジスタ全般に対し要求される
最も基本的な性能として、オン時の順方向電圧が低いこ
と、入力インピーダンスが高いこと、およびスイッチン
グ速度が高いことが挙げられるが、これらの観点からこ
れらのトランジスタを見るとそれぞれ一長一短がある。 【０００３】すなわち、バイポーラトランジスタと電界
効果トランジスタとはいずれも速いスイッチング速度を
有するが、前者には順方向電圧が低い利点がある反面，
入力インピーダンスが低い欠点があり、後者には逆に入
力インピーダンスが高い利点がある反面，順方向電圧が
高い欠点がある。これらの中間的な性格の絶縁ゲートバ
イポーラトランジスタは低い順方向電圧と高い入力イン
ピーダンスを兼備するが、スイッチング速度がこれらと
比べると遅い欠点がある。 【０００４】このため、従来からかかる問題点を解決し
て電力用トランジスタの性能を改善する努力が種々なさ
れて来たが、この改善にも半導体材料がもつ基本的な性
能値に基づく限界が自ずからあって現在ではシリコン半
導体を利用するトランジスタの性能の理論的限界にすで
にかなり近づきつつあるものと考えられ、この限界を克
服し得る新しい半導体材料の一つとして炭化珪素が注目
されている。 【０００５】周知のように、この炭化珪素はシリコンよ
りもバンドギャップが広い半導体であり、放射能レベル
の高い環境や自動車のエンジン回り等のノイズの高い場
所に適する半導体装置用材料として注目されていたが、
最近ではかなり結晶性の高いウエハが得られるようにな
り（例えば Ｒ．Ｆ．Ｄａｖｉｓ ｅｔａｌ； Ｍａｔ
． Ｒｅｓ． Ｓｏｃ． Ｓｙｍｐ．Ｐｒｏｃ．， Ｖ
ｏｌ． １６２， ｌ９９０， ｐ．４６３を参照）
、それを用いる半導体装置の実現可能性が検討されつつ
ある （例えば Ｋ． Ｓｈｅｎａｉ ｅｔ ａｌ；
ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｅｌｅｃｔ． Ｄｅｖ
．， Ｖｏｌ． ３６， Ｎｏ． ９， １９８９，
ｐ．１１８１を参照） 。 【０００６】炭化珪素はバンドギャップが広い前述の特
徴のほかに、その結晶内でキャリアの増倍効果が発生す
る電界強度がシリコンより高く， 従って絶縁破壊電圧
が高い特長があるが、低い抵抗値をもつ半導体層をその
中に作り込むのがまだ必ずしも容易でないので、炭化珪
素を利用するトランジスタとしてはバイポーラ形よりは
むしろ電界効果形の方が適し、本発明も炭化珪素半導体
を利用するこの電界効果トランジスタに関する。なお、
この種トランジスタに関する従来技術はほとんど知られ
ていないが、 Ｒ．Ｆ．Ｄａｖｉｓ， ＨＦＰＣ Ｍａ
ｙ （１９８９） Ｐｒｏｃｅｅｄｉｎｇｓ； ｐ．８
１ には横形の電界効果トランジスタを試作した結果、
シリコン半導体の場合と同様なトランジスタ特性が得ら
れた旨の報告がある。 【０００７】しかし、このような横形構造の電界効果ト
ランジスタは周知のように大電流用に不利であり、高電
界強度に耐え得る炭化珪素の本来の特長を活かして高耐
圧化する上でも不利を免れないので、炭化珪素半導体を
用いる電界効果トランジスタにおいても高圧大電流用に
は縦形構造の採用が望ましい。かかる電力用に適する炭
化珪素の電界効果トランジスタの縦形構造はまだ知られ
ていないが、参考用にシリコン半導体を用いる場合の代
表的な縦形構造の概要を以下に図４を参照して簡単に説
明する。 【０００８】大電流用の縦形電界効果トランジスタは一
般に小形トランジスタを多数個並列接続してなるが、図
４はかかる複合構造中の１単位をｎチャネル形の場合に
つき示すものである。ｎ形の基板４０の裏面側からドレ
イン用の接続層４１を強いｎ形で拡散し、その表面上に
ゲート酸化膜４２を介して多結晶シリコンのゲート４３
を配設した上で、これをマスクに利用して不純物をイオ
ン注入しかつ熱拡散させることによりｐ形の深いウエル
４４と強いｎ形の浅いソース層４５とを図のようにそれ
ぞれ周縁がゲート４３の下側にもぐり込むように作り込
む。さらに、ゲート４３の範囲を絶縁膜４６で覆った後
その上にアルミの電極膜４７を配設し、かつ裏面側のド
レイン接続層４１にも電極膜４７を付ける。 【０００９】かかる縦形の電界効果トランジスタ５０は
、図示のようにウエル４４とソース層４５とを表面上で
短絡する電極膜４７をソース端子Ｓ， ドレイン接続層
４１と接続された電極膜４７をドレイン端子Ｄ， ゲー
ト４３と接続された電極膜４６をゲート端子Ｇとそれぞ
れするもので、端子Ｇに与えるゲート電圧によりウエル
４４のゲート４３の下側部分の表面におけるチャネル形
成を制御することによりソース端子Ｓとドレイン端子Ｄ
の間が遮断または導通状態にされる。導通時の電流ｉは
図のように基板４０等の内部を縦方向に流れるので縦形
と呼ばれる。 【００１０】 【発明が解決しようとする課題】ところが、図４のよう
な縦形構造をそのまま炭化珪素を用いる電界効果トラン
ジスタに適用するのは困難である。これは、半導体層を
作り込むための不純物の拡散に要する温度がシリコンの
場合１０００℃程度なのに比べて炭化珪素では２０００
℃以上にもなるためであって、かかる高温下で不純物を
熱拡散させ得る実用設備が現実にはないほか、図４のウ
エル４４のようなかなり深い拡散には非常な長時間を要
するので実際上は実行不可能に近いからである。 【００１１】もう一つの問題は、電界効果トランジスタ
にはその順方向電圧が前述のように元々高い欠点がある
ことであって、炭化珪素を利用することによって高耐圧
化はできても大電流が流れた時の順方向電圧があまり高
いとその実用性が著しく減殺される結果になり兼ねない
。順方向電圧を低めるには半導体層内の不純物濃度を上
げてその固有抵抗値を下げる必要があるが、上述のよう
に不純物拡散が困難なようではこの欠点の解消も困難で
ある。 【００１２】本発明は、かかる現状に立脚して不純物の
熱拡散が困難な炭化珪素の問題点を解決し、高スイッチ
ング速度と高入力インピーダンスの電界効果トランジス
タの特長を活かしながらその一層の高耐圧化を可能にし
、かつその順方向電圧を改善することができる炭化珪素
を用いる縦形構造の電界効果トランジスタおよびその製
造方法を提供することを目的とする。 【００１３】 【課題を解決するための手段】この目的は本発明の電界
効果トランジスタによれば、一方の導電形の炭化珪素か
らなる第１半導体領域と、それに重ねた他方の導電形の
炭化珪素からなる第２半導体領域と、第２半導体領域の
表面の一部の範囲に一方の導電形で作り込まれた第３半
導体領域と、第３半導体領域の範囲内から第１半導体領
域に達するよう掘り込まれた凹所と、この凹所の表面を
覆うゲート絶縁膜と、このゲート酸化膜を介し凹所に作
り込まれたゲート領域とを設け、第１および第３半導体
領域から１対のソース・ドレイン端子を， ゲート領域
からゲート端子をそれぞれ導出することにより達成され
る。 【００１４】なお、ふつうは上記構成中の第１半導体領
域をドレイン層， 第２半導体領域をウエルないしはサ
ブストレート， 第３半導体領域をソース層とそれぞれ
することでよく、かつ第１半導体領域を一方の導電形の
炭化珪素からなる基板の上に成長された炭化珪素のエピ
タキシャル層とし、第２半導体領域をさらにその上に成
長された炭化珪素のエピタキシャル層とするのがよく、
この際の基板には高不純物濃度の炭化珪素の単結晶を用
いるのがよい。また、第３半導体領域は第２半導体領域
の表面に不純物を導入して活性化しただけのごく浅い半
導体層とすることでよい。さらに、第２半導体領域と第
３半導体領域は端子を導出するための電極膜により表面
で相互に短絡するのが有利である。 【００１５】本発明の電界効果トランジスタにおいても
シリコン半導体を用いる場合と同様に小形トランジスタ
を集積化した複合構造とするのが望ましい。高耐圧用の
電界効果トランジスタでは半導体表面に沿う絶縁破壊を
防止するためガードリングやチャネルストッパ層を通常
設けるが、炭化珪素半導体を用いる場合はそのための不
純物拡散が困難なのでこのかわりに第２半導体領域の周
縁から第１半導体領域に達するメサエッチング溝を掘り
込むのが有利である。電界効果トランジスタが上述の複
合構造の場合このメサエッチング溝は複数個の小形トラ
ンジスタを共通に囲むように設けることでよい。 【００１６】また本発明の電界効果トランジスタの製造
方法によれば、一方の導電形の炭化珪素の基板上に一方
の導電形の炭化珪素の第１半導体領域をエピタキシャル
成長させる工程と、第１半導体領域の上に他方の導電形
の炭化珪素の第２半導体領域をエピタキシャル成長させ
る工程と、第２半導体領域の表面の一部の範囲に凹所を
第１半導体領域に達するように掘り込む工程と、凹所の
表面をゲート絶縁膜で覆う工程と、ゲート絶縁膜を介し
て凹所に嵌め込むようにゲート領域を作り込む工程と、
第２半導体領域の表面の凹所の周辺範囲に不純物をイオ
ン注入して第３半導体領域を一方の導電形で作り込む工
程と、第１および第３半導体領域に接続されたソース・
ドレイン用電極膜とゲート領域に接続されたゲート用電
極膜とを配設する工程とを経由することによって前述の
目的が達成される。 【００１７】なお、上記構成中の第１および第２半導体
領域のエピタキシャル成長工程ではシランとメタン等を
含む原料ガスを用いるＣＶＤ法によってこれらの半導体
領域を気相成長させることでよく、それらへの凹所の掘
り込み工程ではリアクティブイオンエッチング法を利用
するのが有利である。また、ゲート絶縁膜の被覆工程で
は凹所の表面を酸化することにより酸化シリコン膜を形
成するのがよく、凹所へのゲート領域の作り込み工程は
ＣＶＤ法により多結晶シリコンをそれ用に成長させるの
が有利である。 【００１８】第３半導体領域を作り込む工程では、不純
物をイオン注入した後それを熱拡散させるのが前述のよ
うに困難なので、高温の熱処理によって注入不純物を活
性化させて例えば ０．１μｍ程度の浅い第３半導体領
域を作り込むことでよい。また、この第３半導体領域の
作り込み工程はゲート領域を設けた後とする必要はとく
になく、ゲート領域用の凹所の掘り込み工程の前に行な
うことでもよい。 【００１９】なお、炭化珪素半導体に対するｐ形不純物
としてアルミを，ｎ形不純物として窒素をそれぞれ用い
るのが、上記各半導体領域に対しできるだけ狭い不純物
準位を賦与して電界効果トランジスタの特性を向上させ
る上で望ましい。 【００２０】 【作用】本発明による電界効果トランジスタとその製造
方法では、前項の構成中にいう第１および第２半導体領
域を炭化珪素のエピタキシャル層で構成してそのエピタ
キシャル成長時に不純物を最初から導入して置き、かつ
ゲート領域を第２半導体領域を貫いて第１半導体領域に
達するように掘り込んだ凹所内に嵌め込むいわば埋め込
み構造として凹所の側面のゲート絶縁膜に接する第２半
導体領域の部分をチャネル形成面とすることにより、第
１および第２の半導体領域に対して後から不純物を拡散
させる必要をなくして、不純物の熱拡散が困難な炭化珪
素の問題点を解決する。 【００２１】さらに、本発明は炭化珪素の許容最大電界
強度が高い特長を利用してその第１半導体領域内の電界
強度を高く設定することにより電界効果トランジスタの
耐圧を向上するとともに、この電界強度の設定値に合わ
せて第１半導体領域の厚みを最適化することにより電界
効果トランジスタの順方向電圧の低減を可能にする。以
下、この順方向電圧を低減できる理由を若干の式を用い
て説明する。 【００２２】本発明の電界効果トランジスタでは前述の
ように第２半導体領域にチャネルが形成され、そのオン
抵抗をＲとするとこのチャネルの抵抗Ｒｃと第１半導体
領域内の抵抗Ｒ１の和になるので、 Ｒ＝Ｒｃ＋Ｒ１
１）で表されるが、数百Ｖ
以上の高耐圧電界効果トランジスタではチャネル抵抗Ｒ
ｃは第１半導体領域の抵抗Ｒ１の１％程度になるので、
実際には抵抗Ｒは抵抗Ｒ１だけで決まるとしてよい。 【００２３】電界効果トランジスタのオフ時にかかる電
圧も同様にすべて第１半導体領域に掛かるものとしてよ
く、電界効果トランジスタの耐圧値をＶとすると次式で
表すことができる。 Ｖ＝Ｅｍｄ−ｑＮ１ｄ２
／２ε
２）ただし、Ｅｍは第１半導体領域内の
電界強度つまり炭化珪素の許容最大電界強度，ｄは第１
半導体領域の厚み， ｑは電子電荷， Ｎ１は第１半導
体領域の不純物濃度，εは炭化珪素の誘電率であり、第
１半導体領域に空乏層が延びた時の内部の電界強度分布
がよく知られているようにその不純物濃度で決まる傾斜
で直線的に変化するものとした。 【００２４】さて、オン時の１）式中の第１半導体領域
の抵抗Ｒ１はその厚みｄに比例し不純物濃度Ｎ１に逆比
例するから、オン抵抗Ｒがこの抵抗Ｒ１と等しいとする
とその逆数は次式で表される。 １／Ｒ＝Ａ・μＮ１／ｄ
３）ただし、Ａは比例定数、μは炭化珪
素内の電子の易動度である。さて、この３）式に２）式
から得られる不純物濃度Ｎ１を入れると、 １／Ｒ＝Ａ・ （２εμ
／ｑ）（Ｅｍ／ｄ２ −Ｖ／ｄ３ ） ４
）が得られる。この４）式の右辺を第１半導体領域の厚
みｄの関数とし左辺を最小にする厚みを求めると、
ｄ＝３Ｖ／２Ｅｍ
５）となり、第１半導体領域の厚みを
この最適値ｄに設定した時の電界効果トランジスタの順
方向電圧をＶｆとすると、５）式の厚みｄを４）式に入
れることにより次式が得られる。 Ｖｆ∝Ｒ∝Ｖ２ ／εμ
Ｅｍ３
６） 【００２５】以上からわか
るように、第１半導体領域の厚みｄを炭化珪素の最大電
界強度Ｅｍに応じて上の５）式のように最適化すること
により電界効果トランジスタの順方向電圧Ｖｆを６）式
のように最大電界強度Ｅｍの３乗に逆比例して低減でき
る。炭化珪素の最大電界強度Ｅｍは３ｘ１０１６Ｖ／ｃ
ｍでシリコンの ３．７ｘ１０１５Ｖ／ｃｍよりも約１
桁高いので順方向電圧Ｖｆを大幅に低減できることがわ
かる。また、第１半導体領域の厚みｄもシリコンの場合
の８分の１程度に薄く構成できる。なお、６）式の電子
の易動度μが炭化珪素ではシリコンより低いので上の効
果は若干減殺されるが、それでも順方向電圧を２０分の
１程度に低減できる。 【００２６】 【実施例】以下、図を参照して本発明の実施例を説明す
る。図１は本発明による電界効果トランジスタの実施例
の断面図、図２はその製造方法の実施例を図１の完成状
態に至るまでの主な工程ごとの状態で示す断面図、図３
は複合構造の電界効果トランジスタの断面図と上面図で
ある。これらの実施例では電界効果トランジスタはすべ
てｎチャネル形であるものとする。 【００２７】図１に示す電界効果トランジスタ３０用に
は、この実施例では強いｎ形にドープされた炭化珪素の
単結晶の基板１０上に同じｎ形の所定不純物濃度でドー
プされた炭化珪素のエピタキシャル層からなる第１半導
体領域１１と、逆のｐ形の高不純物濃度でドープされた
同様な炭化珪素からなる第２半導体領域１２が順次重ね
られた３層構成の炭化珪素が用いられ、第２半導体領域
の表面の中央部分にｎ形不純物として窒素等を高ドーズ
量でイオン注入した浅い第３半導体領域１３が作り込ま
れる。電界効果トランジスタ３０が例えば１０００Ｖ耐
圧の場合は、第１半導体領域１１の厚みは１０μｍ程度
， 第２半導体領域１２の厚みは１〜２μｍ， 第３半
導体領域１３の深さは ０．５μｍ程度にそれぞれされ
る。さらに、第３半導体領域１３の中央部から凹所１４
が第２半導体領域１２を貫いて第１半導体領域１１に達
するよう掘り込まれ、その表面を覆うように薄いゲート
絶縁膜２１が付けられる。この実施例のゲート２３は凹
所１４を埋めるように作り込まれた多結晶シリコンとさ
れる。 【００２８】図１の電界効果トランジスタ３０では、第
２半導体領域１２がｐ形のウエル， 第３半導体領域１
３がｎ形のソース領域，第１半導体領域１１とその下の
基板１０がｎ形のドレイン領域をそれぞれ構成し、これ
らから接続用端子をそれぞれ導出するため絶縁膜２４を
表面と裏面に付けてそれに開口された窓内で所定個所に
導電接触する電極膜２５を設ける。図示のように、第２
半導体領域１２と第３半導体領域１３の表面はこの電極
膜２５により短絡されてそれからソース端子Ｓが導出さ
れる。基板１０と導電接触する電極膜２５からドレイン
端子Ｄが， ゲート２３に導電接触する電極膜２５から
ゲート端子Ｇがそれぞれ導出される。 【００２９】この電界効果トランジスタ３０は、ゲート
絶縁膜２１を介してゲート２３と対向するｐ形の第２半
導体領域１２の部分をチャネル形成領域とするｎチャネ
ル形で、通常のようにゲート端子Ｇに与える電圧によっ
てこのチャネル形成を制御してソース端子Ｓとドレイン
端子Ｄの間を遮断または導通状態にすることができる。 導通時に電流が基板１０と第１半導体領域１１内を縦方
向に流れる縦形であり、遮断時には第１半導体領域１１
内に空乏層が延びる。前述のように、この第１半導体領
域１１の炭化珪素の最大電界強度が高くその厚みをシリ
コンの場合より約１桁薄くできるので、本発明による電
界効果トランジスタ３０は高耐圧用に適し、かつ順方向
電圧を１桁以上低減できる。また、高入力インピーダン
スかつ高スイッチング速度である電界効果トランジスタ
の特長は本発明の場合もそのまま活かされシリコンの場
合と同程度である。 このほか、炭化珪素は熱伝導率がシリコンより３倍程度
も高いので冷却が容易な利点がある。なお、大電流用の
電界効果トランジスタでは図３に示すような複合構造と
するのが有利である。 【００３０】本発明の電界効果トランジスタは上述のよ
うに高耐圧に適するが、シリコンの場合のように表面部
にガードリングやチャネルストッパを設けるため第２半
導体領域１２の表面に不純物を拡散するのが困難なので
、そのかわりに周縁部に図１に示すようにメサエッチン
グ溝１５を設けるのが望ましい。このメサエッチングに
はふっ素系の反応ガス等を用いるドライエッチングを利
用するのがよく、等方性のエッチング条件を選定するこ
とによりメサエッチング溝１５を図のように４５度程度
の傾斜で第２半導体領域１２の周縁から少なくとも第１
半導体領域１１に達するよう掘り込んだ後に、エッチン
グ面を酸化シリコンや窒化シリコンの絶縁膜２４により
覆った上で各チップに単離して図示の状態とする。 【００３１】次に、図２を参照して本発明の電界効果ト
ランジスタの製造方法を説明する。同図（ａ） は数百
μｍの厚みのｎ形の炭化珪素の基板１０の上にいずれも
炭化珪素のｎ形の第１半導体領域１１とｐ形の第２半導
体領域１２を前述のように１０μｍ程度と１〜２μｍの
厚みでそれぞれエピタキシャル成長させた状態を示す。 【００３２】これらの半導体領域１１と１２のエピタキ
シャル成長は例えばシランとメタン等を含む原料ガスを
用いるＣＶＤ法により気相成長させることでよく、この
気相成長用の原料ガス中に不純物を混合して置くことに
よってエピタキシャル成長させる炭化珪素に所望の濃度
で不純物をドープできる。このためのｎ形不純物として
は窒素， ｐ形不純物としてはアルミが最も適する。 【００３３】図２（ｂ） は凹所１４の掘り込み工程を
示す。 この掘り込みには化学エッチングも可能ではあるが、ド
ライエッチング法とくにリアクティブイオンエッチング
法を利用して異方性エッチング条件下で凹所１４を図示
のようにほぼ直角な側面形状で掘り込むのが有利である
。 この凹所１４の幅は次工程で多結晶シリコン等によって
容易に埋め得るように狭めの例えば２〜３μｍとするの
が望ましい。図では省略されているが、この掘り込みエ
ッチングはもちろんフォトレジスト膜等をマスクとして
行なわれる。 【００３４】図２（ｃ） はゲート絶縁膜２１とゲート
用の多結晶シリコン２２の成長工程を示す。ゲート絶縁
膜２１はシリコンの場合と同様に熱酸化膜とするのが最
も簡単であり、酸素を含むふん囲気内の短時間の熱酸化
により炭化珪素の場合も酸化シリコン膜をゲート絶縁膜
２１に適する例えば０．０５〜０．１ μｍの膜厚で付
けることができる。次に、多結晶シリコン２２はシラン
を原料ガスとする減圧ＣＶＤ法等により凹所１４内を埋
めるまで成長させて図示の状態とする。さらに、この多
結晶シリコン２２を例えばＣＦ４ を反応ガスとするド
ライエッチング法により図２（ｄ） のように凹所１４
内のみを残して除去し、かつ凹所１４以外の表面に残る
ゲート絶縁膜２１を希ふっ酸等を用いる短時間の化学エ
ッチングにより除去する。 【００３５】図２（ｄ） は第３半導体領域１３を作り
込む工程を示す。これにはイオン注入法を用い、不要部
分を図示しないマスクで覆った上で窒素を １００ｋＶ
程度の加速電圧下の高ドーズ量で第２半導体領域１２の
表面のゲート２３の周辺範囲に例えば ０．１μｍ程度
の深さに打ち込むことによりｎ形の第３半導体領域１３
を作り込む。炭化珪素ではこの導入不純物の熱拡散が困
難なので、以後は１１００℃程度の高温下で熱処理を施
して不純物を活性化させるだけとする。第３半導体領域
１３はこのようにごく浅くてもそのソース領域としての
役目を充分に果たすことができる。以降は図１で説明し
たようにメサエッチング溝１５の掘り込みと絶縁膜２４
の被覆と電極膜２５の配設を経て図１の完成状態とする
。 【００３６】図３に本発明を複合構造の電界効果トラン
ジスタ３１に適用した実施例を示す。図３（ａ） はそ
の断面図，図３（ｂ） は一部の上面図であり、同図（
ａ） は同図（ｂ） のＸ−Ｘ矢視断面に相当する。図
３（ａ） の３個の凹所１４内のゲート２３は、実際に
は同図（ｂ） に示された連続した網状のパターンをも
つゲート２３の断面である。複合構造の場合は凹所１４
とゲート２３をこのような網状あるいは櫛状のパターン
に形成するのが有利で、図示の都合から同図（ｂ） に
は網の目が２個だけ示されているが実際には数十〜数百
個の目をもつ網状パターンとされる。かかるパターンを
もつ凹所１４が同図（ａ） のように第２半導体領域１
２を貫いて第１半導体領域１１に達するよう掘り込まれ
るのは前実施例と同じであり、第３半導体領域は凹所１
４から外側および網目の内側に向けて広がるように設け
られる。 【００３７】図３（ｂ） のようにゲート２３はその網
状パターンから外側に向けた延在部２３ａを備え、この
延在部２３ａに導電接触する電極膜２５からゲート端子
Ｇが導出される。ソース端子Ｓ用の電極膜２５はゲート
２３の網状パターン全体を覆うよう形成され、同図（ａ
） からわかるようにゲート２３とは絶縁膜２４により
絶縁される。第２半導体領域１２と第３半導体領域１３
の表面がこのソース端子Ｓ用の電極膜２５によって短絡
されるのは前実施例と同じである。メサエッチング溝１
５はかかる複合構造の全体を外側から囲むように電界効
果トランジスタ３１のチップの周縁部に掘り込まれ、そ
の表面が絶縁膜２４により保護される。ドレイン端子Ｄ
用の電極膜２５は同図（ａ）に示すようにこの例ではチ
ップの裏面全体を覆うように設けられる。この図３に示
す複合構造の電界効果トランジスタ３１は大電流用に適
し、数十Ａから百Ａ以上の定格のものを容易に構成でき
、数十Ａの電界効果トランジスタ３１を１０ｍｍ角程度
のチップ内に作り込むことができる。 【００３８】以上説明した実施例に限らず、本発明は適
宜な態様ないし種々な形態で実施をすることができる。 実施例中の各半導体領域の導電形や厚み等はあくまで例
示であり、電界効果トランジスタが使用される電圧，電
流等の条件に合わせて適宜に設定されるべきものである
。また図２に例示した製造方法では凹所の掘り込み後に
第３半導体領域の作り込むようにしたが、第３半導体領
域の作り込み後に凹所を掘り込むようにしてもよい。 【００３９】 【発明の効果】以上のとおり本発明の電界効果トランジ
スタでは、炭化珪素の第１および第２半導体領域を一方
および他方の導電形で積み重ね、第３半導体領域を第２
半導体領域の表面の一部に一方の導電形で作り込み、第
３半導体領域の範囲内から凹所を第１半導体領域に達す
るよう掘り込んでその表面をゲート絶縁膜で覆い、かつ
凹所にゲートを作り込むようにし、またその製造方法で
は、一方の導電形の炭化珪素の基板上に一方および他方
の導電形の炭化珪素の第１および第２半導体領域をエピ
タキシャル成長させ、第２半導体領域の表面の一部から
凹所を第１半導体領域に達するまで掘り込んでその表面
をゲート絶縁膜で覆った上で凹所にゲート領域を作り込
み、凹所の周辺に不純物をイオン注入して第３半導体領
域を一方の導電形で作り込むことにより、次の効果を得
ることができる。 【００４０】（ａ） 第１および第２半導体領域をエピ
タキシャル成長時に不純物をドープした炭化珪素で構成
し、かつゲートを凹所内に嵌め込む構造として第２半導
体領域にチャネルを形成させることにより、第１および
第２半導体領域に後から不純物を拡散させる必要をなく
し、炭化珪素に対し不純物の熱拡散が困難な問題点を解
決して実用性の高い電界効果トランジスタを提供できる
。 【００４１】（ｂ） 炭化珪素の許容最大電界強度が高
い特長を利用して第１半導体領域に高い電界強度に耐え
る役目を持たせることにより、シリコン形と比べて耐圧
値が格段に高い電界効果トランジスタを構成できる。 【００４２】（ｃ） 第１半導体領域内の電界強度の設
定値に合わせてその厚みと不純物濃度を最適化すること
により、電界効果トランジスタの順方向電圧を従来より
１桁以上低減することができる。 【００４３】（ｄ） 炭化珪素の高い熱伝導率を利用し
て内部発熱を容易に放散させ得るので、順方向電圧の低
減と相挨って電界効果トランジスタのチップサイズを減
少させ、かつその動作信頼性を向上することができる。 【００４４】本発明は電界効果トランジスタの高いスイ
ッチング速度と入力インピーダンスの長所をそのまま活
かしながら、シリコンを用いる場合の限界を克服して上
述のように高耐圧でかつ順方向電圧が低い特長をもつ電
力用電界効果トランジスタを炭化珪素を用いて始めて実
用化することを可能にするものである。
【図１】本発明による炭化珪素半導体を用いる電界効果
トランジスタの一実施例を示す断面図である。
トランジスタの一実施例を示す断面図である。
【図２】本発明による電界効果トランジスタの製造方法
の図１に対応する実施例を図１の完成状態に至るまでの
主な工程中の状態を同図（ａ） 〜（ｄ）により示す電
界効果トランジスタ用のウエハの断面図である。
の図１に対応する実施例を図１の完成状態に至るまでの
主な工程中の状態を同図（ａ） 〜（ｄ）により示す電
界効果トランジスタ用のウエハの断面図である。
【図３】本発明を複合構造の電界効果トランジスタに適
用した実施例を同図（ａ） の断面図と同図（ｂ） の
一部上面図により示すものである。
用した実施例を同図（ａ） の断面図と同図（ｂ） の
一部上面図により示すものである。
【図４】従来のシリコン半導体を用いる電界効果トラン
ジスタの構造例を参考用に示すその断面図である。
ジスタの構造例を参考用に示すその断面図である。
１０ 炭化珪素の基板
１１ 第１半導体領域ないしはドレイン領域
１２ 第２半導体領域ないしはウエル領域１
３ 第３半導体領域ないしはソース領域１４
凹所 １５ メサエッチング溝 ２１ ゲート絶縁膜 ２２ 多結晶シリコン ２３ ゲート ２５ 電極膜 ３０ 電界効果トランジスタ３１
複合構造の電界効果トランジスタＤ ドレ
イン端子 Ｇ ゲート端子 Ｓ ソース端子
１２ 第２半導体領域ないしはウエル領域１
３ 第３半導体領域ないしはソース領域１４
凹所 １５ メサエッチング溝 ２１ ゲート絶縁膜 ２２ 多結晶シリコン ２３ ゲート ２５ 電極膜 ３０ 電界効果トランジスタ３１
複合構造の電界効果トランジスタＤ ドレ
イン端子 Ｇ ゲート端子 Ｓ ソース端子
Claims (3)
- 【請求項１】一方の導電形の炭化珪素からなる第１半導
体領域と、その上に重ねられた他方の導電形の炭化珪素
からなる第２半導体領域と、この第２半導体領域の表面
の一部の範囲に一方の導電形で作り込まれた第３半導体
領域と、この第３半導体領域の範囲内から第１半導体領
域に達するよう掘り込まれた凹所と、この凹所の表面を
覆うゲート絶縁膜と、このゲート酸化膜を介し凹所に作
り込まれたゲート領域とを備えてなり、第１および第３
半導体領域に接続された１対のソース・ドレイン端子と
ゲート領域に接続されたゲート端子とが導出されたこと
を特徴とする電界効果トランジスタ。 - 【請求項２】請求項１に記載のトランジスタにおいて、
第２半導体領域の周縁から第１半導体領域に達するメサ
エッチング溝が掘り込まれたことを特徴とする電界効果
トランジスタ。 - 【請求項３】一方の導電形の炭化珪素からなる基板上に
一方の導電形の炭化珪素からなる第１半導体領域をエピ
タキシャル成長させる工程と、第１半導体領域の上に他
方の導電形の炭化珪素からなる第２半導体領域をエピタ
キシャル成長させる工程と、第２半導体領域の表面の一
部の範囲内に凹所を第１半導体領域に達するように掘り
込む工程と、凹所の表面をゲート絶縁膜で覆う工程と、
ゲート絶縁膜を介して凹所に嵌め込むようにゲート領域
を作り込む工程と、第２半導体領域の表面の凹所の周辺
範囲に不純物をイオン注入して第３半導体領域を一方の
導電形で作り込む工程と、第１および第３半導体領域に
接続されたソース・ドレイン用電極膜とゲート領域に接
続されたゲート用電極膜を配設する工程とを含むことを
特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006639A JP2917532B2 (ja) | 1991-01-24 | 1991-01-24 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006639A JP2917532B2 (ja) | 1991-01-24 | 1991-01-24 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04239778A true JPH04239778A (ja) | 1992-08-27 |
| JP2917532B2 JP2917532B2 (ja) | 1999-07-12 |
Family
ID=11643942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3006639A Expired - Lifetime JP2917532B2 (ja) | 1991-01-24 | 1991-01-24 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
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| S533 | Written request for registration of change of name |
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