JPH04240972A - 水平同期信号検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＴＶカメラなどの外部
同期システムにおける水平同期信号検出装置に関するも
のである。

【０００２】

【従来の技術】現在ＦＡ、監視システムの分野では、複
数のＴＶカメラを外部同期させ、条件に応じてカメラを
切換える方式が一般的である。外部同期方式としては、
各ＴＶカメラに複合同期信号ＳＹＮＣを与え、各ＴＶカ
メラ内部で水平同期信号、垂直同期信号の分離を行ない
、水平、垂直のそれぞれ同期をとる方式が採用されてい
る。

【０００３】図５は外部同期方式における水平同期部の
模式図を示す。５１は水平同期信号分離回路、５２は位
相比較器、５３はＶＣＯ、５４は内部パルス発生回路で
あり、カメラの信号処理に必要な種々のパルスを作る。 図５において、まず、入力される複合同期信号ＳＹＮＣ
は水平分離回路５１で水平同期信号ＨＤ′を分離する。 この水平同期信号ＨＤ′はＶＣＯ５３で発振したクロッ
クＣＫを内部パルス発生回路５４で分周して得られる水
平同期信号ＨＤとともに位相比較器５２に入力され、位
相ずれに応じてＶＣＯ５３を制御し、最終的に外部複合
同期信号ＳＹＮＣと同期した水平同期信号を得ることが
できる。

【０００４】図６は図５の水平同期信号検出装置におけ
る水平同期信号分離回路のブロック図であり、６１は外
部複合同期信号ＳＹＮＣを入力とし、その立下りまたは
立上りを検出するエッヂ検出回路、６２はカウンタリセ
ット制御回路、６３はカウンタであり、カウンタリセッ
ト制御回路６２はエッヂ検出回路６１の出力とカウンタ
６３の出力によってカウンタ６３の動作する期間を決定
する。６４はエッヂ検出回路６１の出力とカウンタリセ
ット制御回路６２のリセット出力を入力とし、水平同期
信号ＨＤ′を発生させる水平同期信号発生回路である。

【０００５】図７は図６における各回路のパルスタイミ
ングを示した波形図である。７１は外部複合同期信号Ｓ
ＹＮＣ、７２は図６におけるエッヂ検出回路６１の出力
波形であり、この場合は入力パルスの立下りを検出する
。７３は図６におけるカウンタリセット制御回路６２よ
り出力され、カウンタ６３を動作状態にさせるためのカ
ウンタスタートパルスである。７６は図６におけるカウ
ンタリセット制御回路６２より出力され、カウンタ６３
をリセットさせるためのカウンタリセットパルスである
。７４は図６におけるカウンタ６３に入力されるクロッ
クである。７５は図６におけるカウンタ６３の動作期間
を示し、斜線の期間だけカウンタ６３は動作している。 ７７は図６における水平同期信号発生回路６４より出力
される水平同期信号ＨＤ′である。

【０００６】このように構成された水平同期信号検出装
置について以下その動作説明を行なう。まず図６のエッ
ヂ検出回路６１に図７の外部複合同期信号ＳＹＮＣ７１
が入力され、図７の７２に示されるような外部複合同期
信号ＳＹＮＣの立下りエッヂが検出される。図６のカウ
ンタリセット制御回路６２にエッヂ検出回路６１の出力
が入力されると、図７の７５に示すようにカウンタ６３
がカウントを開始する。そして外部複合同期信号ＳＹＮ
Ｃのうち垂直帰線期間内の１／２水平走査期間毎の等化
パルス、きり込みパルスの影響が除去できる時間（１／
２水平走査期間以上）経過後、カウンタ６３の出力によ
りカウンタリセット制御回路６２で図７の７６に示すカ
ウンタリセットパルスを作成し、カウンタ６３をリセッ
トする。そして、エッヂ検出回路出力７２とカウンタリ
セットパルス７６を入力として、水平同期信号発生回路
６４は図７の７７に示す外部水平同期信号ＨＤ′を作成
する。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来の水平同期信号分離回路では、映像走査期間内でカウ
ンタの動作する期間と停止している期間があると同時に
、従来からカウンタ回路に用いられているバイナリーカ
ウンタではフリップフロップの同時変化数がクロック入
力に対して不均一となる。このような水平同期信号検出
回路が撮像素子などのアナログ信号を取り扱うデバイス
の駆動回路と同一チップ上に配置されると、この同時変
化数の不均一がカウンタノイズを発生し、アナログ信号
に影響を及ぼすという問題があった。

【０００８】本発明は上記問題を解決するもので、映像
走査期間内でカウンタを常に動作させ、かつフリップフ
ロップの同時変化数をクロック入力に対して均一にでき
る水平同期信号検出装置を提供することを目的とするも
のである。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に本発明の水平同期信号検出装置は、複合同期信号の立
下りエッジあるいは立上りエッジを検出する検出回路と
、ｎビット構成の計数段のうちＫ−１（Ｋは３以上ｎ以
下の自然数）ビット目の計数段の正論理出力とＫ−２ビ
ット目以下の計数段の負論理出力が入力される論理積回
路の出力もしくはＫ−１ビット目の計数段の負論理出力
とＫ−２ビット目以下の正論理出力が入力される論理和
回路の出力が、Ｋビット目の計数段に結合される計数回
路と、前記検出回路の出力により計数回路における計数
を開始させ、約１水平走査期間に相当する数のクロック
を計数の後の、計数回路による計数を停止させる計数回
路用の制御回路とを備えたものである。

【００１０】

【作用】この構成によって、映像走査期間内においてカ
ウンタを常に動作させ、またクロック入力に対するフリ
ップフロップの同時変化数をクロック入力に対して均一
にすることができ、カウンタノイズの発生を抑えて、ア
ナログ信号への影響を最小限に抑制あるいは防止するこ
とができる。

【００１１】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１は本発明の一実施例における水
平同期信号検出装置を示すブロック図である。図１にお
いて、１は外部複合同期信号ＳＹＮＣを入力とし、その
立下りまたは立上りを検出するエッヂ検出回路、２はカ
ウンタリセット制御回路、３は１Ｈカウンタである。カ
ウンタリセット制御回路２はエッヂ検出回路１の出力と
１Ｈカウンタ３の出力によって１Ｈカウンタ３の動作す
る期間を決定する。４はエッヂ検出回路１の出力とカウ
ンタリセット制御回路２のリセット出力を入力とし、外
部水平同期信号ＨＤ′を発生させる水平同期信号発生回
路である。

【００１２】図２は図１における各回路のパルスタイミ
ングを示した波形図である。２０は水平帰線消去パルス
である。２１は外部複合同期信号ＳＹＮＣ、２２は図１
におけるエッヂ検出回路１の出力波形であり、この場合
は入力パルスの立下りを検出する。２３は図１における
カウンタリセット制御回路２より出力され、１Ｈカウン
タ３を動作状態にさせるためのカウンタスタートパルス
である。 ２６は図１におけるカウンタリセット制御回路２より出
力され、１Ｈカウンタ３をリセットさせるためのカウン
タリセットパルスである。２４は図１における１Ｈカウ
ンタ３に入力されるクロックである。２５は図１におけ
る１Ｈカウンタ３の動作期間を示し、斜線の期間だけ１
Ｈカウンタ３は動作している。２７は図１における水平
同期信号発生回路４より出力される外部水平同期信号Ｈ
Ｄ′である。

【００１３】このように構成された水平同期信号検出装
置について以下その動作説明を行なう。まず図１のエッ
ヂ検出回路１に図２の外部複合同期信号ＳＹＮＣ２１が
入力され、図２の２２に示されるような外部複合同期信
号ＳＹＮＣの立下りエッヂが検出される。図１カウンタ
リセット制御回路２にエッヂ検出回路１の出力が入力さ
れると、図２の２５に示すように１Ｈカウンタ３がカウ
ントを開始する。そして約１水平走査期間に相当する数
のクロックをカウントした後の水平帰線期間の始まりか
ら外部複合同期信号ＳＹＮＣ２１の立下りまでの間に１
Ｈカウンタ３の出力によりカウンタリセット制御回路２
で図２の２６に示すカウンタリセットパルスを作成し、
１Ｈカウンタ３をリセットする。そして、エッヂ検出回
路出力２２とカウンタリセットパルス２６を入力として
、水平同期信号発生回路４は図２の２７に示す外部水平
同期信号ＨＤ′を作成する。

【００１４】次に図１中の１Ｈカウンタ３についてその
基本構成と動作を図３および図４を用いて説明する。図
３において、３１１　はクロック入力端子、３１２　は
図１におけるカウンタリセット制御回路２より出力され
るカウンタスタートパルスの入力端子、３１３　は図１
におけるカウンタリセット制御回路２より出力されるカ
ウンタリセットパルスの入力端子、３１４　は図１にお
けるカウンタリセット制御回路２へ入力するためのカウ
ンタ出力端子である。３１５　〜３２２　はＪ−Ｋフリ
ップフロップ、３２３　はＲ−Ｓフリップフロップ、３
２４　〜３２９　はそれぞれ論理デコーダ部用論理ゲー
トである。

【００１５】ここで、Ｊ−Ｋフリップフロップ３１５　
〜３２２　はクロック入力端子３１１　のクロック入力
を計数し、入力端子３１２　，３１３　のスタートパル
スとリセットパルスにより動作を開始し、リセットされ
る。また、Ｊ−Ｋフリップフロップ３１５　〜３２２　
はｎビットで構成され、Ｋ−１（Ｋは３以上ｎ以下の自
然数）ビット目のＪ−Ｋフリップフロップ（たとえば３
１６　）のＱ出力とＫ−２ビット目以下のＪ−Ｋフリッ
プフロップ（たとえば３１５　）のＮＱ出力が入力され
る論理デコーダ部用論理ゲートであるＡＮＤゲート（た
とえば３２４　）の出力がＫビット目のＪ−Ｋフリップ
フロップ（たとえば３１７　）のＪ，Ｋ入力に結合され
ている。

【００１６】図４は図３のタイムチャートである。図４
において、４１１　は水平帰線消去パルス、４１２　は
外部複合同期信号ＳＹＮＣ、４１３　はクロック入力波
形、４１４　〜４２１　はそれぞれ図３に示すＪ−Ｋフ
リップフロップ３１５　〜３２２　の出力波形、４２２
　は図３に示すカウンタスタートパルスの入力端子３１
２　の入力波形、４２３は図３に示すカウンタリセット
パルスの入力端子３１３　の入力波形である。

【００１７】このように構成された１Ｈカウンタについ
て以下その動作を説明する。まず図３のカウンタスター
トパルス入力端子３１２　に図４のカウンタスタートパ
ルス４２２　が入力されると、図３のＪ−Ｋフリップフ
ロップ３１５　〜３２２　は動作状態になり、図３のク
ロック入力端子３１１からクロックが入力すると、Ｊ−
Ｋフリップフロップ３１５　はそのクロックの立下がり
でＱ出力を反転する。したがって、図４のクロック入力
波形４１３　を図３のクロック入力端子３１１　から入
力すると、Ｊ−Ｋフリップフロップ３１５　のＱ出力波
形は図４の出力波形４１４　のようになる。

【００１８】次に、Ｊ−Ｋフリップフロップ３１６　の
入力はＪ−Ｋフリップフロップ３１５　のＱ出力をデコ
ードしている。すなわち、Ｊ−Ｋフリップフロップ３１
６　のＱ出力は、Ｊ−Ｋフリップフロップ３１５　のＱ
出力がＨレベルのときにクロックの立ち上がりで反転す
る。したがって、フリップフロップ３１６　のＱ出力波
形は図４の４１５　に示すようになる。

【００１９】次に、図３のＪ−Ｋフリップフロップ３１
７　の入力は、Ｊ−Ｋフリップフロップ３１６　のＱ出
力とＪ−Ｋフリップフロップ３１５　のＮＱ出力のＡＮ
Ｄゲート３２４　の出力をデコードしている。すなわち
、Ｊ−Ｋフリップフロップ３１７　のＱ出力は、Ｊ−Ｋ
フリップフロップ３１６　のＱ出力がＨレベルでかつフ
リップフロップ３１５　のＮＱ出力がＨレベルのときに
クロックの立上がりで反転する。したがって、フリップ
フロップ３１７　のＱ出力波形は図４の４１６　に示す
ようになる。

【００２０】以降上記の繰り返しで図３のＪ−Ｋフリッ
プフロップ３１８　〜３２２　のＱ出力波形は図４の４
１７　〜４２１　のようになる。したがって、図３のＪ
−Ｋフリップフロップ３１５　〜３２２　のＱ出力は図
４の４１４　〜４２１　の結果から同時変化数が１であ
るグレイコード出力となっている。

【００２１】図３のＪ−Ｋフリップフロップ３２２　の
Ｑ出力は図４の４２１　に示すように、図４の水平帰線
消去パルス４１１　が立上がってから図４の外部複合同
期信号ＳＹＮＣ４１２　の立下りの間に立上がっている
。これをカウンタ出力として図３のカウンタ出力端子３
１４　から出力し、図１のカウンタ制御回路２へ入力す
ると、図１のカウンタ制御回路２より図４のカウンタリ
セットパルス４２３　が出力される。そして図３のカウ
ンタリセットパルス入力端子３１３　に図４のカウンタ
リセットパルス４２３が入力されると、図３のＪ−Ｋフ
リップフロップ３１５　〜３２２　はリセットされる。

【００２２】以上のように本実施例によれば、映像走査
期間においてカウンタは常に動作状態を保ち、さらに計
数回路を構成する論理回路の同時変化数がクロック入力
の立上りまたは立下りに対して均一であることにより、
アナログ信号に影響を与えるカウンタノイズを最小限に
抑制あるいは防止することができる。

【００２３】なお、１Ｈカウンタについて、本実施例で
は６ビットの計数回路で構成した任意のビットで構成し
てもよい。また、最上位ビットを示すＪ−Ｋフリップフ
ロップのＱ出力をカウンタ出力としたが、水平帰線期間
の始まりから外部複合同期信号ＳＹＮＣの立下りまでの
期間に各Ｊ−Ｋフリップフロップの出力をデコードした
ものをカウンタ出力としてもよい。そして、カウンタリ
セットパルスが入力されたとき、各Ｊ−Ｋフリップフロ
ップは全てクリアされたが、このとき、各Ｊ−Ｋフリッ
プフロップの状態をそれぞれにＨまたはＬレベルに設定
してもよい。

【００２４】さらに計数回路の計数段の論理回路をＪ−
Ｋフリップフロップと論理デコーダ部用論理回路である
ＡＮＤゲートとで構成し、Ｋ−１（Ｋは３以上ｎ以下の
自然数）ビット目の計数段であるＪ−Ｋフリップフロッ
プの正論理出力とＫ−２ビット目以下の計数段であるＪ
−Ｋフリップフロップの負論理出力を論理積回路である
ＡＮＤゲートに入力し、この論理積回路の出力をＫビッ
ト目の計数段であるＪ−Ｋフリップフロップの入力に結
合したが、用途に応じて計数段の論理回路をＤフリップ
フロップと排他的論理輪和回路とで構成し、Ｋ−１ビッ
ト目の計数段であるＤフリップフロップの負論理出力と
Ｋ−２ビット目以下の計数段のＤフリップフロップの正
論理出力を排他的論理和回路に入力し、この排他的論理
和回路の出力をＫビット目の計数段であるＤフリップフ
ロップの入力に結合してもよい。また論理デコーダ部用
論理回路を計数段側から見て論理的に等価である他のゲ
ートに変更してもよい。

【００２５】

【発明の効果】以上のように本発明によれば、複合同期
信号の立下りエッヂあるいは立上りエッヂを検出する検
出回路と、ｎビット構成の計数段のうちＫ−１（Ｋは３
以上ｎ以下の自然数）ビット目の計数段の正論理出力と
Ｋ−２ビット目以下の計数段の負論理出力の積と等価か
Ｋ−１ビット目の計数段の負論理出力とＫ−２ビット目
以下の正論理出力の和と等価な論理回路をＫビット目の
計数段に結合した計数回路と、前記検出回路の出力によ
り計数回路における計数を開始させ、約１水平走査期間
に相当する数のクロックを計数後で計数回路による計数
を、停止させる計数回路用の制御回路とを備えたことに
より、映像走査期間内においてカウンタを常に動作させ
、またクロック入力に対するフリップフロップの同時変
化数をクロック入力に対して均一にできることから、カ
ウンタノイズの発生を抑えて、アナログ信号への影響を
最小限に抑制あるいは防止することができ、その実用的
効果は絶大である。

【図面の簡単な説明】

【図１】本発明の一実施例における水平同期信号検出装
置のブロック図である。

【図２】図１に示す水平同期信号検出装置を構成する各
回路のパルスタイミング図である。

【図３】図１の水平同期信号検出装置における１Ｈカウ
ンタの基本構成を示す回路図である。

【図４】図３に示すカウンタのタイムチャートである。

【図５】外部同期方式における水平同期部の模式図であ
る。

【図６】従来の水平同期信号検出装置のブロック図であ
る。

【図７】従来の水平同期信号検出装置を構成する各回路
のパルスタイミング図である。

【符号の説明】

１　　　　　　　　　　　　エッヂ検出回路２　　　　
　　　　　　　　カウンタリセット制御回路３　　　　
　　　　　　　　１Ｈカウンタ４　　　　　　　　　　
　　水平同期信号発生回路３１１　　　　　　　　　　
　クロック入力端子３１２　　　　　　　　　　　カウ
ンタスタートパルス入力端子３１３　　　　　　　　　
　　カウンタリセットパルス入力端子３１５　〜３２２
　　　　　Ｊ−Ｋフリップフロップ（計数段）３２３　
　　　　　　　　　　Ｒ−Ｓフリップフロップ３２４　
〜３２９　　　　　論理デコーダ部用論理ゲート（論理
積回路）

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複合同期信号の立下りエッジあるいは
   立上りエッジを検出する検出回路と、ｎビットで構成さ
   れ、Ｋ−１（Ｋは３以上ｎ以下の自然数）ビット目の計
   数段の正論理出力とＫ−２ビット目以下の計数段の負論
   理出力が入力される論理積回路の出力もしくはＫ−１ビ
   ット目の計数段の負論理出力とＫ−２ビット目以下の正
   論理出力が入力される論理和回路の出力がＫビット目の
   計数段に結合される計数回路と、前記検出回路と前記計
   数回路との間に配置され、前記検出回路の出力に対応し
   て前記計数回路の計数動作期間を制御する制御回路を備
   えた水平同期信号検出装置。