JPH04241052A - 監視制御データ通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は監視制御データの通信方
式に関する。電子計算機システム、通信システムにおい
ては、各種装置がその動作状態を自分自身で監視し、そ
の監視結果を中央にある監視装置に送信しシステム全体
の監視を行うとともに、中央にある監視装置からは各種
装置に制御データを送信し制御を行う監視制御システム
が広く採用されるようになってきている。

【０００２】このような監視制御システムは大規模化す
るとともに、複雑な機能をもつようになってきており、
さらに相互に送受信するデータ量も増加してきている。 かかる監視制御データの通信を高速で行い且つシステム
変更等に対しても柔軟に対応できる監視制御データ通信
方式が要求されている。

【０００３】

【従来の技術】図６は従来例を説明するブロック図であ
る。図中の１０は処理装置（以下ＣＰＵと称する）、２
３はレジスタカウンタ（図中ＲＥＧＣＯＮＴとして示す
）、４３Ａ〜４３Ｎはレジスタ（図中ＲＥＧと示す）、
６１はパラレル／シリアル変換回路（以下Ｐ／Ｓ変換回
路と称する）、ＳＤは送信データ、ＦＰはフレームパル
スである。

【０００４】上述の従来例においては、監視制御データ
の送受信はＣＰＵ１０の制御のもとに行っている。従来
例の構成で大量データを送信するときには送信データを
レジスタ４３Ａ〜４３Ｎに書き込んでおき、レジスタカ
ウンタ２３の制御で、順次レジスタ４３Ａ〜４３Ｎのデ
ータを出力し、出力されたパラレルデータをＰ／Ｓ変換
回路６１で、シリアルデータに変換して送信する。

【０００５】図７はその他の従来例を説明するブロック
図である。図中の１０はＣＰＵ、４４は通信用ＬＳＩで
ある。この場合は、ＣＰＵ１０に接続される記憶装置（
図示省略）とのデータの入出力は、ＣＰＵ１０の制御に
より通信用ＬＳＩ４４を介して行っている。

【０００６】

【発明が解決しようとする課題】上述の図６に示す従来
例においては、送信データのフレームフォーマット、デ
ータ長は固定となり汎用性にかける。また、大量データ
の通信を行う場合にはデータ送信を何回かに分けて行う
ことが必要であり通信速度が遅くなる。

【０００７】また、図７のその他の従来例においては、
通信用ＬＳＩ４４によりフレームフォーマット、データ
長は固定となり汎用性にかけ、通信速度も遅くなる。本
発明は、監視制御データのデータ通信において、通信速
度が早く、汎用性のある監視制御データ通信方式を実現
しようとする。

【０００８】

【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１０は各種処理を行う
処理装置であり、１は送信部、２は受信部である。

【０００９】送信部１内の２１は送出データのアドレス
を出力する第１の計数手段であり、３１は被監視装置１
００より収集した送信データのデータ長を第１の計数手
段２１に設定するデータ長設定手段であり、４１は被監
視装置１００より収集した送信データを書き込む第１の
記憶手段であり、５１は第１の計数手段２１の出力によ
り、第１の記憶手段４１の制御を処理装置１０から第１
の計数手段２１に切り替える第１の切替手段である。

【００１０】また、受信部２内の２２は受信データを書
き込むアドレスを発生する第２の計数手段であり、４２
は受信データを書き込む第２の記憶手段であり、５２は
第２の計数手段２２の出力により、第２の記憶手段４２
の制御を処理装置１０から第２の計数手段２２に切り替
える第２の切替手段であり、データ送信時は、被監視制
御装置１００より収集した送信データのデータ長を前記
データ長設定手段３１で第１の計数手段２１に設定し、
第１の計数手段２１の出力で第１の切替手段５１を切り
替え第１の記憶手段４１の制御を第１の計数手段２１か
らの制御として第１の記憶手段４１の内容を送信し、デ
ータ受信時は、受信データと同時に受信するデータ送信
信号により、第２の計数手段２２を起動し、第２の計数
手段２２の出力で第２の切替手段５２を切り替え第２の
記憶手段４２の制御を第２の計数手段２２からの制御と
して、受信データを第２の記憶手段４２に書き込むこと
を特徴とする。この構成をとることにより通信速度が高
く汎用性のある監視制御データ通信方式を得ることがで
きる。

【００１１】

【作用】被監視制御装置１００の監視結果の送信データ
をＣＰＵ１０の制御で第１の記憶手段４１に書き込むと
同時に、データ長設定手段３１で送信データのデータ長
を第１の計数手段２１に設定する。そこでデータ送信コ
マンドが入力されたときは、第１の計数手段２１を起動
し、その出力で第１の切替手段５１を切り替え、第１の
記憶手段４１の制御をＣＰＵ１０から第１の計数手段２
１に切り替えるとともに、第１の計数手段２１で出力す
るアドレスにしたがって第１の記憶手段４１のデータを
送出する。データの送出は第１の計数手段２１の出力が
データ長設定手段３１で設定した値に達したとき停止す
る。

【００１２】データ受信はデータと同時に送られてくる
データ送信信号により、第２の計数手段２２を起動し、
第２の計数手段２２の出力で第２の切替手段５２を切り
替え第２の記憶手段４２の制御を第２の計数手段２２か
らの制御として、受信データを第２の計数手段２２が出
力する第２の記憶手段４２のアドレスに書き込むことに
よりデータ長を自由に設定でき、通信速度を早くするこ
とが可能となる。

【００１３】

【実施例】図２は本発明の実施例を説明するブロック図
である。図２に示す実施例は図１で説明した第１の計数
手段２１としてアドレスカウンタ（図中ＡＤＤＣＯＮＴ
として示す）２１Ａと、データ長設定手段３１としてレ
ジスタ（図中ＲＥＧとして示す）３１Ａと、第１の記憶
手段４１としてランダムアクセスメモリ（以下ＲＡＭと
称する）４１Ａと、第１の切替手段５１としてセレクタ
（図中ＳＥＬとして示す）５１Ａと、第２の計数手段と
してアドレスカウンタ２２Ａと、第２の記憶手段として
ＲＡＭ４２Ａと、第２の切替手段５２としてセレクタ５
２Ａと、クロックを発生するクロック発生器１１Ａと、
データ送信コマンドを検出するためのレジスタ３２Ａと
、パラレル出力データをシリアルデータに変換するＰ／
Ｓ変換回路（図中Ｐ／Ｓとして示す）６１と、シリアル
入力データをパラレルデータに変換するＳ／Ｐ変換回路
（図中Ｓ／Ｐとして示す）６２から構成した例である。

【００１４】図中のＳＤ、ＲＤは送信データ、受信デー
タ、ＤＳＥＬはデータ送信信号、ＣＬＫはクロック、Ｉ
ＲＱ１、ＩＲＱ２は割り込み信号を示す。図３は本発明
の実施例のタイムチャートである。図２の動作を図３の
タイムチャートにより説明する。

【００１５】図３のａ〜ｋに示す波形は、図２に示すａ
〜ｋの位置の波形である。 ａ　　クロック発生器１１Ａの出力である。 ｂ　　レジスタ３２Ａがデータ送信コマンドを検出して
出力するアドレスカウンタ２１Ａの起動信号である。

【００１６】ｃ　　セレクタ５１ＡをＣＰＵ１０（図示
省略）の制御からアドレスカウンタ２１Ａの制御に切り
替える切替信号である。 ｄ　　アドレスカウンタ２１Ａの出力するアドレスであ
る。アドレスカウンタ２１Ａはレジスタ３１Ａが設定し
たデータ長に達するまでカウントアップを行う。

【００１７】ｅ　　送信データを出力したことを示すデ
ータ送信信号である。 ｆ　　送受信データを示す。データの先頭８ビットはフ
レームビットを含むパッケージアドレス、最終８ビット
はチェックコード、その他がデータである。

【００１８】ｇ　　データ送信が終了したのでＣＰＵ１
０に上げる割り込み信号である。 ｈ　　データ送信信号ｅを受信して起動されるアドレス
カウンタ２２Ａの出力である。

【００１９】ｉ　　セレクタ５２Ａを切り替える切替信
号であり、アドレスカウンタ２２Ａの制御となる。 ｊ　　８ビットパラレルに変換された受信データである
。

【００２０】ｋ　　データ受信が終了によりＣＰＵ１０
に上げる割り込み信号である。 以上の動作により、データ送受信はＣＰＵ１０の制御で
はなく、アドレスカウンタ２１Ａ、２２Ａの制御により
実行され、データ長も自由に設定できる。

【００２１】図４は本発明の実施例のデータフォーマッ
トであり、Ｆはフレームビット、ＰＡはパッケージアド
レスを示す。次の８ビットが送信するデータ量を示し、
次の８×ｎビットが送信データ、最後の８ビットがチェ
ックコードである。

【００２２】チェックコードはエラー検出、エラー訂正
のためにＣＰＵ１０のソフトウェア処理により付加され
るものであり、送信データをＲＡＭ４１Ａに書き込むと
きに同時に書き込まれる。

【００２３】図５は本発明のその他の実施例を説明する
図であり、図中のＭはマスタ局、Ｓは従局、３Ａ、３Ｂ
は監視制御盤、１０Ａ、１０ＢはＣＰＵ、１Ａ、１Ｂは
送信部、２Ａ、２Ｂは受信部、７１はディジタル入力盤
、７１Ａは入力部、、７２はディジタル出力盤、７２Ｂ
は出力部、ＳＷはスイッチ、４、５は多重装置（図中Ｍ
ＵＸとして示す）である。

【００２４】図において、マスタ局Ｍのディジタル入力
盤７１の入力部７１Ａに接続されるｎ個の入力スイッチ
ＳＷの設定により、従局Ｓのディジタル出力盤７２の出
力部７２Ｂのｎ個のスイッチＳＷの制御を行う。

【００２５】かかる、制御データの送信は設定状態の変
化があったもののみを送信し、データ量を少なくしてい
るが、スイッチＳＷの数ｎが多く且つ状態変化が大量に
起きた場合でも、データ送信は１度で行うことが可能と
なる。

【００２６】

【発明の効果】本発明によれば、複数の装置間の監視制
御データの送受信において、送信データ長をアドレスカ
ウンタに設定し、データ転送をＣＰＵから切離しアドレ
スカウンタの出力するアドレス制御で行うことにより、
データ長を自由に設定でき且つ高速でデータ転送を行う
ことが可能となる。

【図面の簡単な説明】

【図１】　　本発明の原理を説明するブロック図

【図２
】　　本発明の実施例を説明するブロック図

【図３】　
　本発明の実施例のタイムチャート

【図４】　　本発明
の実施例のデータフォーマット

【図５】　　本発明のそ
の他の実施例を説明する図

【図６】　　従来例を説明す
るブロック図

【図７】　　その他の従来例を説明するブ
ロック図

【符号の説明】

１、１Ａ、１Ｂ　　送信部　　　　　　　　　　　　２
、２Ａ、２Ｂ　　受信部 ３Ａ、３Ｂ　　監視制御盤　　　　　　　　　　　　４
、５　　多重装置１０、１０Ａ、１０Ｂ　　ＣＰＵ １１Ａ　　クロック発生器 ２１　　第１の計数手段　　　　　　　　　　　　　　
２２　　第２の計数手段 ２１Ａ、２２Ａ　　アドレスカウンタ　　２３　　レジ
スタカウンタ ３１　　データ長設定手段 ３１Ａ、３２Ａ、４３Ａ〜４３Ｎ　　レジスタ４１　　
第１の記憶手段　　　　　　　　　　　　　　４２　　
第２の記憶手段 ４１Ａ、４２Ａ　　ＲＡＭ　　　　　　　　　　　　４
４　　通信用ＬＳＩ ５１　　第１の切替手段　　　　　　　　　　　　　　
５２　　第２の切替手段 ５１Ａ、５２Ａ　　セレクタ ６１　　Ｐ／Ｓ変換回路　　　　　　　　　　　　　　
６２　　Ｓ／Ｐ変換回路 ７１　　ディジタル入力盤　　　　　　　　　　　　７
１Ａ　　入力部７２　　ディジタル出力盤　　　　　　
　　　　　　７２Ｂ　　出力部Ｍ　　マスタ局　　　　
　　　　　　　　　　　　　　　　　　Ｓ　　従局ＳＷ
　　スイッチ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数の装置間で監視制御データの通信
   を行う方式であって、各種処理を行う処理装置（１０）
   と、送信部（１）には、送出データのアドレスを出力す
   る第１の計数手段（２１）と、被監視制御装置（１００
   ）より収集した送信データのデータ長を前記第１の計数
   手段（２１）に設定するデータ長設定手段（３１）と、
   前記被監視制御装置（１００）より収集した送信データ
   を書き込む第１の記憶手段（４１）と、前記第１の計数
   手段（２１）の出力により、前記第１の記憶手段（４１
   ）の制御を前記処理装置（１０）から前記第１の計数手
   段（２１）に切り替える第１の切替手段（５１）と、受
   信部（２）には、受信データを書き込むアドレスを出力
   する第２の計数手段（２２）と、受信データを書き込む
   第２の記憶手段（４２）と、前記第２の計数手段（２２
   ）の出力により、前記第２の記憶手段（４２）の制御を
   前記処理装置（１０）から前記第２の計数手段（２２）
   に切り替える第２の切替手段（５２）を備え、データ送
   信時は、被監視制御装置（１００）より収集した送信デ
   ータのデータ長を前記データ長設定手段（３１）で前記
   第１の計数手段（２１）に設定し、前記第１の計数手段
   （２１）の出力で前記第１の切替手段（５１）を切り替
   え前記第１の記憶手段（４１）の制御を前記第１の計数
   手段（２１）からの制御として、前記第１の記憶手段（
   ４１）の内容を送信し、データ受信時は、受信データと
   同時に受信するデータ送信信号により、前記第２の計数
   手段（２２）を起動し、前記第２の計数手段（２２）の
   出力で前記第２の切替手段（５２）を切り替え前記第２
   の記憶手段（４２）の制御を前記第２の計数手段（２２
   ）からの制御として、受信データを前記第２の記憶手段
   （４２）に書き込むことを特徴とする監視制御データ通
   信方式。