JPH04241295A - ダイナミック記憶回路 - Google Patents
ダイナミック記憶回路Info
- Publication number
- JPH04241295A JPH04241295A JP3002446A JP244691A JPH04241295A JP H04241295 A JPH04241295 A JP H04241295A JP 3002446 A JP3002446 A JP 3002446A JP 244691 A JP244691 A JP 244691A JP H04241295 A JPH04241295 A JP H04241295A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- read
- write
- digit line
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はダイナミック記憶回路に
関する。
関する。
【０００２】
【従来の技術】従来のダイナミック記憶回路は、図３に
示すように、１つの容量素子３０１，１つのトランジス
タ３０２，トランジスタ３０２に接続されるワード選択
線３０３および読み出し書き込みデータを乗せるための
ディジット線３０４から成る基本セルと、ディジット線
３０４の先に接続されるセンスアンプ３０５から構成さ
れている。
示すように、１つの容量素子３０１，１つのトランジス
タ３０２，トランジスタ３０２に接続されるワード選択
線３０３および読み出し書き込みデータを乗せるための
ディジット線３０４から成る基本セルと、ディジット線
３０４の先に接続されるセンスアンプ３０５から構成さ
れている。
【０００３】また、図３に示した１基本セルが１トラン
ジスタを有するのに対し、図４に示すように、３トラン
ジスタを用いるダイナミック記憶回路が、より古くから
知られている。本例は、３つのトランジスタ１０２，１
０３，１０４，１つの容量素子１０１，読出側ディジッ
ト線１０５，書込・リフレッシュ側ディジット線１０６
，読出ワード選択線１０７および書込ワード選択線１０
８から成る基本セルと、読出側ディジット線１０５の先
に接続されるセンスアンプ４０１と、書込・リフレッシ
ュ側ディジット線１０６の先に接続される書込ドライバ
４０２から構成される。
ジスタを有するのに対し、図４に示すように、３トラン
ジスタを用いるダイナミック記憶回路が、より古くから
知られている。本例は、３つのトランジスタ１０２，１
０３，１０４，１つの容量素子１０１，読出側ディジッ
ト線１０５，書込・リフレッシュ側ディジット線１０６
，読出ワード選択線１０７および書込ワード選択線１０
８から成る基本セルと、読出側ディジット線１０５の先
に接続されるセンスアンプ４０１と、書込・リフレッシ
ュ側ディジット線１０６の先に接続される書込ドライバ
４０２から構成される。
【０００４】
【発明が解決しようとする課題】上述した従来のダイナ
ミック記憶回路では、記憶内容のリフレッシュ動作を通
常の読出し回路及び書き込み回路を用いて行っている。
ミック記憶回路では、記憶内容のリフレッシュ動作を通
常の読出し回路及び書き込み回路を用いて行っている。
【０００５】例えば図３の１トランジスタの方式は、読
み出し動作そのものがリフレッシュ動作になっており、
一定時間内に全ての列アドレスのメモリセルの読出しを
行う必要がある。
み出し動作そのものがリフレッシュ動作になっており、
一定時間内に全ての列アドレスのメモリセルの読出しを
行う必要がある。
【０００６】また、図４の方式では、トランジスタ１０
２，１０３から読出側ディジット線１０５を通して読み
出したデータをセンスアンプ４０１から書込ドライバ４
０２へ送り、書込・リフレッシュ側ディジット線１０６
を通してメモリセルへ書き込むことによりリフレッシュ
動作を行なっている。
２，１０３から読出側ディジット線１０５を通して読み
出したデータをセンスアンプ４０１から書込ドライバ４
０２へ送り、書込・リフレッシュ側ディジット線１０６
を通してメモリセルへ書き込むことによりリフレッシュ
動作を行なっている。
【０００７】これらのリフレッシュ動作は、一般のデー
タの読み出し動作と競合するため、どちらかの動作を待
ち合わせなければならない問題点があった。
タの読み出し動作と競合するため、どちらかの動作を待
ち合わせなければならない問題点があった。
【０００８】
【課題を解決するための手段】本発明のダイナミック記
憶回路は、クロック同期信号の一方の位相でプリチャー
ジされ他方のサイクルで読出動作を行う読出ディジット
側線及び読出センスアンプと、前記位相の逆相でプリチ
ャージ，リフレッシュデータ読み書き動作およびデータ
書込動作を行う書込・リフレッシュ側ディジット線リフ
レッシュセンスアンプおよび書込ドライバと、読出ワー
ド選択線と、書込・リフレッシュワード選択線とを設け
たことを特徴とする。
憶回路は、クロック同期信号の一方の位相でプリチャー
ジされ他方のサイクルで読出動作を行う読出ディジット
側線及び読出センスアンプと、前記位相の逆相でプリチ
ャージ，リフレッシュデータ読み書き動作およびデータ
書込動作を行う書込・リフレッシュ側ディジット線リフ
レッシュセンスアンプおよび書込ドライバと、読出ワー
ド選択線と、書込・リフレッシュワード選択線とを設け
たことを特徴とする。
【０００９】
【実施例】次に本発明について図を参照して説明する。
【００１０】図１は本発明の一実施例の構成図で、図２
はその動作タイミングを示したものである。
はその動作タイミングを示したものである。
【００１１】図１において、１０１はデータを保持する
容量素子、１０２は容量素子１０１の状態によりオン・
オフ制御されるトランジスタ、１０３は読出ワード選択
線１０７によりディジット線１０５に読出すセルを選択
するトランジスタ、１０４は書込・リフレッシュワード
選択線１０８により選択され、書込・リフレッシュ側デ
ィジット線１０６から容量素子１０１への書込動作とリ
フレッシュ動作を行うトランジスタである。ここでトラ
ンジスタ１０１，１０３および１０４はｎチャネルＭＯ
Ｓを想定している。
容量素子、１０２は容量素子１０１の状態によりオン・
オフ制御されるトランジスタ、１０３は読出ワード選択
線１０７によりディジット線１０５に読出すセルを選択
するトランジスタ、１０４は書込・リフレッシュワード
選択線１０８により選択され、書込・リフレッシュ側デ
ィジット線１０６から容量素子１０１への書込動作とリ
フレッシュ動作を行うトランジスタである。ここでトラ
ンジスタ１０１，１０３および１０４はｎチャネルＭＯ
Ｓを想定している。
【００１２】まず読出動作を説明する。読出側ディジッ
ト線１０５は同期クロック信号１１５により時間２０３
にプリチャージが行なわれる。
ト線１０５は同期クロック信号１１５により時間２０３
にプリチャージが行なわれる。
【００１３】次に時間２０２になると、選択された読出
ワード選択線１０７によりトランジスタ１０３がオンに
なる。容量素子１０１に蓄えられている電荷が“１”な
らばトランジスタ１０２はオンになっているので、読出
側ディジット線１０５にプリチャージされた電荷がトラ
ンジスタ１０２，１０３を通して放電される。この電位
変化を読出センスアンプ１０９で増幅し読出データ１１
２として出力する。
ワード選択線１０７によりトランジスタ１０３がオンに
なる。容量素子１０１に蓄えられている電荷が“１”な
らばトランジスタ１０２はオンになっているので、読出
側ディジット線１０５にプリチャージされた電荷がトラ
ンジスタ１０２，１０３を通して放電される。この電位
変化を読出センスアンプ１０９で増幅し読出データ１１
２として出力する。
【００１４】次にリフレッシュ動作を説明する。書込・
リフレッシュ側ディジット線１０６は同期クロック信号
の時間２０２にプリチャージが行われ、時間２０３にな
ると選択された書込・リフレッシュワード選択線１０８
によりトランジスタ１０４がオンになり、容量素子１０
１に蓄えられている電荷と書込・ディジット線１０６に
プリチャージされた電荷との間で再分配が行なわれる。 この再分配による書込・リフレッシュ側ディジット線１
０６の電位変化をリフレッシュセンスアンプ１１０で検
出し、そのリフレッシュデータ１１４を書込ドライバ１
１１により書込・リフレッシュ側ディジット線１０６に
印加し容量素子１０１に書き込むことによりリフレッシ
ュ動作が完了する。
リフレッシュ側ディジット線１０６は同期クロック信号
の時間２０２にプリチャージが行われ、時間２０３にな
ると選択された書込・リフレッシュワード選択線１０８
によりトランジスタ１０４がオンになり、容量素子１０
１に蓄えられている電荷と書込・ディジット線１０６に
プリチャージされた電荷との間で再分配が行なわれる。 この再分配による書込・リフレッシュ側ディジット線１
０６の電位変化をリフレッシュセンスアンプ１１０で検
出し、そのリフレッシュデータ１１４を書込ドライバ１
１１により書込・リフレッシュ側ディジット線１０６に
印加し容量素子１０１に書き込むことによりリフレッシ
ュ動作が完了する。
【００１５】データの書込動作は、リフレッシュ動作の
後半で書込ドライバ１１１で駆動するデータを書込デー
タ１１３の値に設定して行なう。
後半で書込ドライバ１１１で駆動するデータを書込デー
タ１１３の値に設定して行なう。
【００１６】以上の説明のように、データの読出タイミ
ングとリフレッシュタイミングは同期クロック信号１１
５の“１”の区間、“０”の区間の交互になるように設
定されており、動作の競合が生じない。
ングとリフレッシュタイミングは同期クロック信号１１
５の“１”の区間、“０”の区間の交互になるように設
定されており、動作の競合が生じない。
【００１７】一方、データの書込動作とリフレッシュ動
作の間では競合が起こるが、本発明で想定している適用
事例では問題とならない。これを以下に説明する。
作の間では競合が起こるが、本発明で想定している適用
事例では問題とならない。これを以下に説明する。
【００１８】マイクロプログラム制御によって動作する
論理装置では、論理動作がマイクロプログラムメモリに
格納されているマイクロプログラムによって論理回路を
制御することにより行なわれる。マイクロプログラムメ
モリにはＲＯＭが用いられる場合とＲＡＭが用いられる
場合とがあり、装置動作の融通性が高いことを求められ
る場合にはＲＡＭが用いられることが多い。
論理装置では、論理動作がマイクロプログラムメモリに
格納されているマイクロプログラムによって論理回路を
制御することにより行なわれる。マイクロプログラムメ
モリにはＲＯＭが用いられる場合とＲＡＭが用いられる
場合とがあり、装置動作の融通性が高いことを求められ
る場合にはＲＡＭが用いられることが多い。
【００１９】こうしたマイクロプログラムメモリは、装
置の初期化、或いは診断動作等で書込動作が行なわれる
が、通常動作時は読出し動作しか行なわれないのが一般
的であり、リフレッシュ動作と書込動作の競合は問題に
ならない。
置の初期化、或いは診断動作等で書込動作が行なわれる
が、通常動作時は読出し動作しか行なわれないのが一般
的であり、リフレッシュ動作と書込動作の競合は問題に
ならない。
【００２０】特にマイクロプログラムメモリと論理回路
を同一のチップに収める場合には、メモリ部の占有面積
は極力小さいことが望まれる。従来、この種のメモリに
はスタティック記憶回路が用いられているが、本発明の
ダイナミック記憶回路ではそれに比較して回路構成する
素子数が少ないため面積を低減することが可能である。
を同一のチップに収める場合には、メモリ部の占有面積
は極力小さいことが望まれる。従来、この種のメモリに
はスタティック記憶回路が用いられているが、本発明の
ダイナミック記憶回路ではそれに比較して回路構成する
素子数が少ないため面積を低減することが可能である。
【００２１】
【発明の効果】以上説明したように本発明は、ダイナミ
ック記憶回路においてデータ読出側回路と、リフレッシ
ュ動作用回路とを設けプリチャージ動作と、データ読出
又はリフレッシュ読出の動作を同期クロックの前半と後
半とにずらして交互に行うことにより、データの読出動
作とリフレッシュ動作とが競合せず、高速動作が可能で
あるという効果を有する。
ック記憶回路においてデータ読出側回路と、リフレッシ
ュ動作用回路とを設けプリチャージ動作と、データ読出
又はリフレッシュ読出の動作を同期クロックの前半と後
半とにずらして交互に行うことにより、データの読出動
作とリフレッシュ動作とが競合せず、高速動作が可能で
あるという効果を有する。
【図１】図１は本発明の一実施例の構成図である。
【図２】図２は本実施例の同期クロック波形と回路の動
作タイミングチャートである。
作タイミングチャートである。
【図３】図３は１トランジスタ形式のダイナミック記憶
回路の構成図である。
回路の構成図である。
【図４】図４は従来の３トランジスタ形式のダイナミッ
ク記憶回路の構成図を示す。
ク記憶回路の構成図を示す。
１０１，３０１ 容量素子、１０２，１０３，１
０４，３０２ トランジスタ、１０５ 読
出側ディジット線、１０６ 書込・リフレッシュ
側ディジット線、１０７ 読出ワード選択線、１
０８ 書込・リフレッシュワード選択線、１０９
読出センスアンプ、１１０ リフレッシ
ュセンスアンプ、１１１ 書込ドライバ、３０３
ワード選択線、３０４ ディジット線、
３０５ センスアンプ、４０１ センスア
ンプ、４０２ 書込ドライバ。
０４，３０２ トランジスタ、１０５ 読
出側ディジット線、１０６ 書込・リフレッシュ
側ディジット線、１０７ 読出ワード選択線、１
０８ 書込・リフレッシュワード選択線、１０９
読出センスアンプ、１１０ リフレッシ
ュセンスアンプ、１１１ 書込ドライバ、３０３
ワード選択線、３０４ ディジット線、
３０５ センスアンプ、４０１ センスア
ンプ、４０２ 書込ドライバ。
Claims (1)
- 【請求項１】 クロック同期信号の一方の位相でプリ
チャージされ他方のサイクルで読出動作を行う読出ディ
ジット側線及び読出センスアンプと、前記位相の逆相で
プリチャージ，リフレッシュデータ読み書き動作および
データ書込動作を行う書込・リフレッシュ側ディジット
線リフレッシュセンスアンプおよび書込ドライバと、読
出ワード選択線と、書込・リフレッシュワード選択線と
を設けたことを特徴とするダイナミック記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002446A JPH04241295A (ja) | 1991-01-14 | 1991-01-14 | ダイナミック記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002446A JPH04241295A (ja) | 1991-01-14 | 1991-01-14 | ダイナミック記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04241295A true JPH04241295A (ja) | 1992-08-28 |
Family
ID=11529508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3002446A Pending JPH04241295A (ja) | 1991-01-14 | 1991-01-14 | ダイナミック記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04241295A (ja) |
-
1991
- 1991-01-14 JP JP3002446A patent/JPH04241295A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6463002B2 (en) | Refresh-type memory with zero write recovery time and no maximum cycle time | |
| JP3490887B2 (ja) | 同期型半導体記憶装置 | |
| JP2534757B2 (ja) | リフレッシュ回路 | |
| US10127969B2 (en) | Memory device command receiving and decoding methods | |
| US4939695A (en) | Virtual type static semiconductor memory device including refresh detector circuitry | |
| JPS5942396B2 (ja) | 半導体メモリ装置 | |
| KR930024012A (ko) | 반도체 기억장치 | |
| US5943681A (en) | Semiconductor memory device having cache function | |
| JPS6213758B2 (ja) | ||
| JP2591010B2 (ja) | シリアルアクセスメモリ装置 | |
| US5185719A (en) | High speed dynamic, random access memory with extended reset/precharge time | |
| US5367495A (en) | Random access memory having control circuit for maintaining activation of sense amplifier even after non-selection of word line | |
| JPH10233091A (ja) | 半導体記憶装置およびデータ処理装置 | |
| EP0452510A1 (en) | Semiconductor memory device | |
| JPS63127492A (ja) | 半導体記憶装置 | |
| US6147913A (en) | Data transmission circuitry of a synchronous semiconductor memory device | |
| US5018110A (en) | Serial input/output semiconductor memory | |
| US6501701B2 (en) | Semiconductor memory device | |
| US6151273A (en) | Synchronous semiconductor memory device | |
| JP2004185686A (ja) | 半導体記憶装置 | |
| KR930000768B1 (ko) | 반도체 기억장치 | |
| KR100265589B1 (ko) | 동기식 기억장치 | |
| JP3298536B2 (ja) | 半導体記憶装置 | |
| US6396755B2 (en) | Integrated memory with row access control to activate and precharge row lines, and method of operating such a memory | |
| JPS63175290A (ja) | 記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990518 |