JPH10233091A - 半導体記憶装置およびデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来のコマンド制御方式の同期型ＤＲＡＭに
おいては、コマンドの種類によって次に入力されるコマ
ンドまでの間隔（クロック数）が規定されているため、
マイクロプロセッサがメモリに対して続けて複数のコマ
ンドを与えることができず、バスコントロールやコマン
ド入力が複雑であるとともに、システムのスループット
が低下するという問題点があった。 【解決手段】 複数のコマンドを保持可能なコマンドレ
ジスタ（２１）と複数のアドレスを保持可能なアドレス
レジスタ（２２）と上記コマンドレジスタに格納された
コマンドを解読して必要なクロック数を判定して所定の
時間を経過してから次のコマンドを実行する制御回路
（２０）とを設けるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶技術さ
らには半導体記憶装置におけるコマンド入力方式に適用
して有効な技術に関し、例えばクロック同期型半導体記
憶装置に利用して有効な技術に関する。

【０００２】

【従来の技術】同期型ダイナミックＲＡＭ（以下、同期
型ＤＲＡＭと略す）のような半導体記憶装置において
は、データの読出しや書込みを外部から入力されるコマ
ンド（リードコマンドやライトコマンド）によって行な
うように構成されているものがある。なお、ここで言う
コマンドとはチップセレクト信号ＣＳやロウアドレスス
トローブ信号ＲＡＳ、カラムアドレスストローブ信号Ｃ
ＡＳ、ライトイネーブル信号ＷＥ等の外部入力制御信号
の組合せのことを指し、通常のマイクロコンピュータシ
ステムでデータバスを介してマイクロプロセッサから周
辺装置（ＣＲＴコントローラ等）へ供給するコマンド
（コード）とは若干性質の異なるものである。ただし、
本発明はマイクロコンピュータシステムにおける一般的
なコマンドを使用する方式に適用できるものである。な
お、同期型ＤＲＡＭは、上記リードコマンドやライトコ
マンド等他のコマンドも外部からの制御信号の組み合わ
せによって与えられるように構成されている。

【０００３】

【発明が解決しようとする課題】上記のようなコマンド
制御方式の同期型ＤＲＡＭにおいては、コマンドの種類
によって次に入力されるコマンドまでの間隔（クロック
数）が規定されている。例えば、図３（Ａ）に示すよう
に、データ読み出し用のリードコマンドＲＥＡＤ（また
は書き込み用のライトコマンドＷＲＴ）は、ワード線を
選択レベルにするためのアクティブコマンドＡＣＴＶの
入力後３クロックを経過した時点で入力される必要があ
る。

【０００４】そのため、マイクロプロセッサはメモリに
対して続けて複数のコマンドを与えることができず、マ
イクロプロセッサによるバスコントロールやコマンド入
力が複雑であるとともに、あるコマンドから次のコマン
ドの実行までに待ち時間があっても、その間に他の処理
を行なうことが困難でありシステムのスループットが低
下するという問題点があった。特に、複数の同期型ＤＲ
ＡＭを使用するシステムにおいて複数のメモリへ異なる
コマンドを与えたい場合に、従来の同期型ＤＲＡＭを用
いるとバスコントロールやコマンド入力が非常に複雑に
なってしまう。

【０００５】この発明の目的は、外部のマイクロプロセ
ッサ等から連続してコマンドを与えることができ、これ
によってバスコントロールやコマンド入力が簡単である
とともにシステムのスループットの向上が図れる半導体
記憶装置を提供することにある。

【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【０００８】すなわち、コマンド制御方式の半導体記憶
装置において、複数のコマンドを保持可能なコマンドレ
ジスタと複数のアドレスを保持可能なアドレスレジスタ
と上記コマンドレジスタに格納されたコマンドを解読し
て必要なクロック数を判定して所定の時間を経過してか
ら次のコマンドを実行する制御回路とを設けるようにし
たものである。

【０００９】具体的には、上記制御回路に外部から入力
されるクロックを計数するカウンタを設け、コマンドの
実行タイミングを制御可能に構成する。

【００１０】上記した手段によれば、コマンドによって
次のコマンド実行までの時間が異なる場合においても半
導体記憶装置の側に複数のコマンドを保持可能なレジス
タを有し自らがコマンドを判定して適当なタイミングで
処理を行なうため、外部のマイクロプロセッサは複数の
コマンドおよび各コマンドに必要なアドレスを連続して
入力することができ、これによってマイクロプロセッサ
によるバスコントロールやコマンド入力が簡単になると
ともにシステムのスループットの向上が図れるようにな
る。

【００１１】また、同一システムに複数の同種の半導体
記憶装置が用いられる場合を考慮して、外部に対して動
作状態を示す信号を出力する端子を設けたり、コマンド
レジスタの容量を充分にとって自己に対するコマンドか
否か判定して実行する機能を上記制御回路に持たせるよ
うにすると良い。これによって、マイクロプロセッサは
複数の半導体記憶装置に対しても連続してコマンドを与
えることができ、複数の同種の半導体記憶装置が用いら
れるシステムにおいても、マイクロプロセッサによるバ
スコントロールやコマンド入力が簡単になるとともにシ
ステムのスループットの向上が図れるようになる。

【００１２】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は本発明を適用した同期型
ダイナミックＲＡＭの一実施例を示すブロックである。

【００１３】図１において、１０Ａ，１０Ｂは２つのバ
ンクとして構成されたメモリアレイ、１１Ａ，１１Ｂは
外部から時分割方式で入力されるロウアドレス信号およ
びカラムアドレス信号を取り込んで内部の所定の回路に
供給するためのアドレス入力バッファ回路、１２はメモ
リセルのリフレッシュのためのアドレスを発生するリフ
レッシュカウンタ、１３Ａ，１３Ｂは上記アドレス入力
バッファ回路１１Ａまたはリフレッシュカウンタ１２か
ら供給される内部相補アドレス信号をデコードして上記
メモリアレイ１０Ａ，１０Ｂ内の対応するワード線を選
択するロウデコーダ、１４は外部から入力されたカラム
アドレスに基づいて複数バイトのデータのリード／ライ
トに必要な連続したカラムアドレスを発生するカラムア
ドレスカウンタ、１５Ａ，１５Ｂはカラムアドレスカウ
ンタ１４から供給される内部アドレス信号をデコードし
て上記メモリアレイ１０Ａ，１０Ｂ内の対応するビット
線を選択するカラムデコーダ、１６Ａ，１６Ｂはビット
線に読み出されたデータを増幅するセンスアンプおよび
複数のビット線がカラムスイッチを介して共通に接続さ
れるＩ／Ｏバスである。

【００１４】また、１７は書込みデータ信号を取り込ん
で上記センスアンプ＆Ｉ／Ｏバス１６を介して上記メモ
リアレイ１０Ａ，１０Ｂに供給するデータ入力バッファ
回路、１８は上記センスアンプ＆Ｉ／Ｏバス１６を介し
て上記メモリアレイ１０Ａ，１０Ｂより読み出されたデ
ータを外部へ出力するデータ出力バッファ回路、１９は
外部より入力される各種制御信号やクロック信号に基づ
いて内部回路へ供給するタイミング信号を形成するタイ
ミング制御回路である。

【００１５】外部からこの実施例のメモリに入力される
制御信号としては、上記クロック信号ＣＬＫの他、例え
ば消費電力を低減するため入力されたクロックを内部回
路に供給しないように制御するためのクロックイネーブ
ル信号ＣＫＥや当該メモリが選択されていることを示す
ためのチップ選択信号／ＣＳ、ロウアドレスの取込みタ
イミングを与えるためのロウアドレスストローブ信号／
ＲＡＳ、カラムアドレスの取込みタイミングを与えるた
めのカラムアドレスストローブ信号／ＣＡＳ、書き込み
が有効であることを示すための書込み制御信号／ＷＥ、
所定のビットのデータを読み出したり書き込んだりしな
いようにマスクするよう要求するための制御信号ＤＱＭ
等がある。なお、各符号の前に「／」（図では符号の上
に「−」）が付いている制御信号は、ロウレベルが有効
レベルであることを示している。

【００１６】この実施例の同期型ＤＲＡＭにおいては、
図１に示されているように、上記各種制御信号ＣＫＥ，
／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭの入力端
子とタイミング制御回路１９との間に、上記各制御信号
（コマンド）をクロックＣＬＫに基づいて順次取り込ん
で保持するＦＩＦＯ（ファーストイン・ファーストアウ
ト）方式のレジスタ２１が設けられている。また、アド
レス入力端子と上記アドレス入力バッファ回路１１Ａ，
１１Ｂとの間に、上記各制御信号（コマンド）に付随し
て入力される複数のアドレス信号を順次ＦＩＦＯ方式で
取り込んで保持するアドレスレジスタ２２が設けられて
いる。

【００１７】さらに、この実施例の同期型ＤＲＡＭに
は、上記コマンドレジスタ２１に格納されたコマンドを
解読して必要なクロック数を判定して所定の時間を経過
してから次のコマンドをタイミング制御回路１９へ転送
させるコマンド制御回路２０が設けられている。

【００１８】なお、上記レジスタ２１および２２はそれ
ぞれ少なくとも４段以上つまり４つ以上のコマンドとア
ドレスを保持できるように構成されている。アドレスレ
ジスタ２２に取り込まれるアドレスにはロウアドレスと
カラムアドレスとがあるが、それはコマンドに応じて特
定されるので、コマンドを解読した結果に応じて、アド
レス入力バッファ回路１１Ａまたは１１Ｂへ転送され
る。そのための切り換え制御信号Ｔｃ１がコマンド制御
回路２０からアドレス入力バッファ回路１１Ａ，１１Ｂ
へ供給されるように構成されている。

【００１９】また、この実施例における上記コマンド制
御回路２０は、外部から入力される上記クロックＣＬＫ
を計数するカウンタ２３を備えており、最初に上記レジ
スタ２１に取り込まれたコマンドを解読して次のコマン
ドを実行するまでに時間を必要とするコマンド（例えば
ワード線を選択レベルに立ち上げるためのアクティブコ
マンドやデータ線をＶｃｃ／２にプリチャージするため
のプリチャージコマンド等）であると判定したときは、
上記カウンタ２３で必要なクロック数を計数してから、
次のコマンドをレジスタ２１から読み出して解読しクロ
ック間隔を必要とするか判定するとともに、タイミング
制御回路１９へ転送して対応する制御信号を形成させる
ように構成されている。

【００２０】なお、次のコマンドをコマンドレジスタ２
１から取り込むためのタイミング信号Ｔｃ２はアドレス
レジスタ２２にも供給され、コマンドの取り込みと同時
にそのコマンドに付随して予めアドレスレジスタ２２に
取り込まれていたアドレス信号を上記アドレス入力バッ
ファ回路１１Ａまたは１１Ｂへ送るように構成されてい
る。

【００２１】この実施例のメモリにおいては、特に制限
されないが、アドレスピンはＡ0〜Ａ11の１２本とさ
れ、ロウアドレス信号はＡ0〜Ａ11の１２ビット、カラ
ムアドレス信号はＡ0〜Ａ8の９ビットとされている。

【００２２】上記実施例の同期型ＤＲＡＭは４つ以上の
コマンドを保持可能なコマンドレジスタ２１を備えてい
るため、外部のマイクロプロセッサはＤＲＡＭに対し
て、図３（Ｂ）に示すように、複数のコマンドを連続し
て入力することができるようになる。その結果、マイク
ロプロセッサによるバスコントロールやコマンド入力が
簡単になるとともに、マイクロプロセッサはＤＲＡＭに
コマンドを与えてからＤＲＡＭアクセス以外の他の処理
へ移行することもできるようになる。

【００２３】図２には、上記実施例の同期型ＤＲＡＭを
使用したシステムの例が示されている。マイクロプロセ
ッサ（ＣＰＵ）１００と同期型ＤＲＡＭ１１０とはバス
１２０を介して接続されており、この実施例では、同期
型ＤＲＡＭ１１０はプログラムやデータを記憶するメイ
ンメモリとして使用されるように構成されている。ＯＳ
（オペレーテング・システム）やアプリケーションソフ
トは、ハードディスクコントローラ１３０によってハー
ドディスク装置１８０から読み出されて同期型ＤＲＡＭ
１１０へ転送されて実行される。

【００２４】また、メインメモリ以外にディスプレイ１
４０上に表示される画像データを記憶するビデオＲＡＭ
１５０を備えそのリード・ライトを行なうＣＲＴコント
ローラ１６０がシステムバス１２０に接続されている。
上記ビデオＲＡＭ１５０は、例えば上記実施例の同期型
ＤＲＡＭに類似の構成を有しさらに１ブロックのメモリ
セルに対して書き込みを行なうブロックライト機能を有
するコマンド制御方式の同期型ＤＲＡＭ（同期型グラフ
ィックＲＡＭ）で構成することができる。なお、１７０
はクロック発生回路、１９０はマイクロプロセッサ１０
０に対して外部から指令を与えるための入力装置として
のキーボードである。

【００２５】上記システムにおいて、メインメモリ１１
０が複数の同期型ＤＲＡＭで構成されることもある。そ
のような場合に、コマンドレジスタ２１やアドレスレジ
スタ２２を有する上記実施例の同期型ＤＲＡＭを使用す
ればマイクロプロセッサ１００は、複数のＤＲＡＭに対
しても連続してコマンドを入力することができるため、
さらにスループットが向上する。

【００２６】ただし、コマンドによっては、メモリ間の
競合が生じるので、その場合（例えば複数のＤＲＡＭに
対してリードコマンドを発行する場合）にはコマンドの
入れ方を工夫したり、他のメモリに対して動作状態（例
えばリード動作終了）を示す信号を出力する端子を設け
たり、コマンドレジスタの容量を充分にとれる場合には
自己に対するコマンドか否か判定して実行する機能を上
記コマンド制御回路２０に持たせてもよい。この場合、
他のメモリに対するコマンドもメモリを指定する情報と
共にコマンドレジスタ２１に取り込んで、コマンド制御
回路２０が他のメモリのコマンド実行に要するクロック
数も計数して自己宛のコマンドを適当なタイミングで実
行するように構成したりすると良い。

【００２７】なお、上記実施例においては、コマンド解
読して次のコマンドの開始タイミングを決定するコマン
ド制御回路２０をタイミング制御回路１９と別個に設け
ているが、これらの回路を一体の制御回路として構成す
ることも可能である。

【００２８】以上説明したように、上記実施例は、コマ
ンド制御方式の同期型ＤＲＡＭにおいて、複数のコマン
ドを保持可能なコマンドレジスタと複数のアドレスを保
持可能なアドレスレジスタと上記コマンドレジスタに格
納されたコマンドを解読して必要なクロック数を判定し
て所定の時間を経過してから次にコマンドを実行する制
御回路とを設けたので、コマンドによって次のコマンド
実行までの時間が異なる場合においても半導体記憶装置
の側に複数のコマンドを保持可能なレジスタを有し自ら
がコマンドを判定して適当なタイミングで処理を行なう
ため、外部のマイクロプロセッサは複数のコマンドおよ
び各コマンドに必要なアドレスを連続して入力すること
ができ、これによってマイクロプロセッサによるバスコ
ントロールやコマンド入力が簡単になるとともにコマン
ドを入力した後で他の処理を行なうことができるためシ
ステムのスループットの向上が図れるという効果があ
る。

【００２９】また、外部に対して動作状態を示す信号を
出力する端子を設けたり、あるいは自己に対するコマン
ドか否か判定して実行する機能を上記制御回路に持たせ
ることによって、マイクロプロセッサは複数の半導体記
憶装置に対しても連続してコマンドを与えることがで
き、複数の同種の半導体記憶装置が用いられるシステム
においても、マイクロプロセッサによるバスコントロー
ルやコマンド入力が簡単になるとともにシステムのスル
ープットの向上が図れるようになるという効果がある。

【００３０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例においては、コマンドレジスタ２１とアドレス
レジスタ２２を設けているが、上記２つのレジスタの他
にデータ入出力端子とデータ入力バッファ回路１６およ
びデータ出力バッファ回路１７との間にも、複数のデー
タをＦＩＦＯ方式で保持可能なデータレジスタを設ける
ようにしても良い。この場合、データレジスタは入力用
と出力用別々に設けても良いし、双方向にデータを転送
可能な構成のレジスタを用いるようにしてもよい。ま
た、上記データレジスタやアドレスレジスタは、コマン
ドレジスタよりも少ない段数とすることが可能である。
コマンドの中にはアドレスやデータを付随しないものが
あるためである。また、データレジスタについては、コ
マンドレジスタより多い段数とすることも可能である。
同期型ＤＲＡＭはデータのシリアル出力機能を持ち、一
つのＲＥＡＤ ＷＲＩＴコマンドに対し複数のデータを
連続入出力可能であるからである。ＤＲＡＭにコマンド
を与えるのはマイクロプロセッサに限らず、その他のバ
スマスタとなり得るデバイスであってもよい。

【００３１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である同期型
ＤＲＡＭに適用した場合について説明したが、この発明
はそれに限定されるものでなくＤＲＡＭ以外の半導体メ
モリやコマンド制御方式の半導体集積回路一般に利用す
ることができる。

【００３２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００３３】すなわち、外部のマイクロプロセッサ等か
ら連続してコマンドを与えることができ、これによって
バスコントロールやコマンド入力が簡単であるとともに
システムのスループットの向上が図れる半導体記憶装置
を実現することができる。

【図面の簡単な説明】

【図１】本発明を適用して好適な半導体記憶装置の一例
としての同期型ダイナミックＲＡＭの一実施例を示すブ
ロック図である。

【図２】実施例の同期型ダイナミックＲＡＭを備えたシ
ステムの一例を示すブロック図である。

【図３】従来のコマンド入力タイミングと本発明のにお
けるコマンド入力タイミングとの相違を示すタイミング
チャートである。

【符号の説明】

１０Ａ，１０Ｂ メモリアレイ １１Ａ，１１Ｂ アドレス入力バッファ回路 １２ リフレッシュカウンタ １３Ａ，１３Ｂ ロウデコーダ １４ カラムアドレスカウンタ １５Ａ，１５Ｂ カラムデコーダ １６Ａ，１６Ｂ センスアンプ＆Ｉ／Ｏバス １７ データ入力バッファ回路 １８ データ出力バッファ回路 １９ タイミング制御回路 ２０ コマンド制御回路 ２１ コマンドレジスタ ２２ アドレスレジスタ ２３ クロックカウンタ １００ マイクロプロセッサ １１０ メインメモリ（同期型ＤＲＡＭ） １２０ システムバス １３０ ハードディスクコントローラ １４０ ディスプレイ １５０ ビデオＲＡＭ １６０ ＣＲＴコントローラ １７０ クロック発生回路 １８０ ハードディスク装置 １９０ キーボード

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部から入力されるコマンドに従って内
   部回路の動作を制御するコマンド制御方式の半導体記憶
   装置において、複数のコマンドを保持可能なコマンドレ
   ジスタと、複数のアドレスを保持可能なアドレスレジス
   タと、上記コマンドレジスタに格納されたコマンドを解
   読して必要なクロック数を判定して所定の時間を経過し
   てから次のコマンドを実行する制御回路とを備えてなる
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 外部から入力されるクロック信号に同期
   して動作するように構成されているとともに、上記制御
   回路は上記クロック信号を計数するカウンタを備えてい
   ることを特徴とする請求項１に記載の半導体記憶装置。
3. 【請求項３】 上記コマンドは、外部から入力される複
   数の制御信号の組合せであって、上記コマンドレジスタ
   は上記クロック信号に同期して順次コマンドを取り込む
   ように構成されてなることを特徴とする請求項１または
   ２に記載の半導体記憶装置。
4. 【請求項４】 上記コマンド制御回路は、自己に対して
   発行されたコマンドか否か判定する機能を備えてなるこ
   とを特徴とする請求項１、２または３に記載の半導体記
   憶装置。
5. 【請求項５】 請求項１〜４に記載の半導体記憶装置
   と、該半導体記憶装置に対してコマンドを与えて制御す
   るマイクロプロセッサとを備えたことを特徴とするデー
   タ処理装置。