JPH04241518A - 分周器 - Google Patents
分周器Info
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- JPH04241518A JPH04241518A JP299691A JP299691A JPH04241518A JP H04241518 A JPH04241518 A JP H04241518A JP 299691 A JP299691 A JP 299691A JP 299691 A JP299691 A JP 299691A JP H04241518 A JPH04241518 A JP H04241518A
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- 230000000295 complement effect Effects 0.000 claims abstract description 8
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 6
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- 230000000903 blocking effect Effects 0.000 claims description 3
- 239000006185 dispersion Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 101150073536 FET3 gene Proteins 0.000 description 1
- 101100119059 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ERG25 gene Proteins 0.000 description 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は分周器に関する。
【０００２】
【従来の技術】従来、Ｇａ Ａｓ ショットキー障壁電
界効果型トランジスタ（以下、ＦＥＴと云う）を基本素
子として構成される分周器は、図３に示されるように、
入力端子５７および相補入力端子５８と、所定の正電圧
が供給される端子５９および所定の負電圧が供給される
端子６０とに対応して、負荷ＦＥＴ２６、スイッチＦＥ
Ｔ２７、駆動ＦＥＴ２８，３３，３６、定電流源ＦＥＴ
２９，３４，３７、ダイオード３０，３１、およびトラ
ンスファーゲートＦＥＴ３２，３５を備えて構成される
。
界効果型トランジスタ（以下、ＦＥＴと云う）を基本素
子として構成される分周器は、図３に示されるように、
入力端子５７および相補入力端子５８と、所定の正電圧
が供給される端子５９および所定の負電圧が供給される
端子６０とに対応して、負荷ＦＥＴ２６、スイッチＦＥ
Ｔ２７、駆動ＦＥＴ２８，３３，３６、定電流源ＦＥＴ
２９，３４，３７、ダイオード３０，３１、およびトラ
ンスファーゲートＦＥＴ３２，３５を備えて構成される
。
【０００３】図３において、負荷ＦＥＴ２６およびスイ
ッチＦＥＴ２７はインバータを形成しており、駆動ＦＥ
Ｔ２８、レベルシフト・ダイオードを形成するダイオー
ド３０，３１、および定電流源ＦＥＴ２９は、ソースフ
ォロア型バッファを形成している。また、駆動ＦＥＴ３
３および定電流源ＦＥＴ３４と、駆動ＦＥＴ３６および
定電流源ＦＥＴ３７も、それぞれソースフォロア型バッ
ファを形成している。
ッチＦＥＴ２７はインバータを形成しており、駆動ＦＥ
Ｔ２８、レベルシフト・ダイオードを形成するダイオー
ド３０，３１、および定電流源ＦＥＴ２９は、ソースフ
ォロア型バッファを形成している。また、駆動ＦＥＴ３
３および定電流源ＦＥＴ３４と、駆動ＦＥＴ３６および
定電流源ＦＥＴ３７も、それぞれソースフォロア型バッ
ファを形成している。
【０００４】
【発明が解決しようとする課題】上述した従来の分周器
においては、インバータ入力の直流電圧を合わせるため
に、前記レベルシフト・ダイオードならびに２電源が必
要になるとともに、また、更に、ダイオードおよび各Ｆ
ＥＴの各素子間のバラツキにより、インバータ入力の直
流電圧が変化し、分周動作範囲に変動が生じるという欠
点がある。
においては、インバータ入力の直流電圧を合わせるため
に、前記レベルシフト・ダイオードならびに２電源が必
要になるとともに、また、更に、ダイオードおよび各Ｆ
ＥＴの各素子間のバラツキにより、インバータ入力の直
流電圧が変化し、分周動作範囲に変動が生じるという欠
点がある。
【０００５】
【課題を解決するための手段】本発明の分周器は、Ｇａ
Ａｓ ショットキー障壁電界効果型トランジスタ（以
下、ＦＥＴと云う）を基本素子として構成される分周器
において、ドレインが所定の正電位側の電源に接続され
る負荷ＦＥＴと、この負荷ＦＥＴのソースおよびゲート
にドレインが接続され、ソースが負電位側の電源に接続
されるスイッチＦＥＴと、により形成されるインバータ
と、ドレインが前記正電位側の電源に接続され、ゲート
が前記負荷ＦＥＴのソースおよびゲートに接続される第
１の駆動ＦＥＴと、この第１の駆動ＦＥＴのソースにド
レインが接続され、ゲートおよびソースが共に前記負電
位側の電源に接続される第１の定電流源ＦＥＴと、によ
り形成される第１のソースフォロア型バッファと、ドレ
インが前記第１の駆動ＦＥＴのソースに接続され、ゲー
トに所定の入力端子が接続される第１のトランスファー
ゲートＦＥＴと、ドレインが前記正電位側の電源に接続
され、ゲートが前記第１のトランスファーゲートＦＥＴ
のソースに接続される第２の駆動ＦＥＴと、この第２の
駆動ＦＥＴのソースにドレインが接続され、ゲートおよ
びソースが共に前記負電位側の電源に接続される第２の
定電流源ＦＥＴと、により形成される第２のソースフォ
ロア型バッファと、ドレインが前記第２の駆動ＦＥＴの
ソースに接続され、ゲートに所定の相補入力端子が接続
される第２のトランスファーゲートＦＥＴと、ドレイン
が前記正電位側の電源に接続され、ゲートが前記第２の
トランスファーゲートＦＥＴのソースに接続される第３
の駆動ＦＥＴと、この第３の駆動ＦＥＴのソースにドレ
インが接続され、ゲートおよびソースが共に前記負電位
側の電源に接続される第３の定電流源ＦＥＴと、により
形成される第３のソースフォロア型バッファと、前記第
３の駆動ＦＥＴのソースと、前記スイッチＦＥＴのゲー
トとの間に接続される直流遮断用のコンデンサと、前記
スイッチＦＥＴのゲートと、前記負電位側の電源との間
に接続される抵抗と、を備えて構成される。
Ａｓ ショットキー障壁電界効果型トランジスタ（以
下、ＦＥＴと云う）を基本素子として構成される分周器
において、ドレインが所定の正電位側の電源に接続され
る負荷ＦＥＴと、この負荷ＦＥＴのソースおよびゲート
にドレインが接続され、ソースが負電位側の電源に接続
されるスイッチＦＥＴと、により形成されるインバータ
と、ドレインが前記正電位側の電源に接続され、ゲート
が前記負荷ＦＥＴのソースおよびゲートに接続される第
１の駆動ＦＥＴと、この第１の駆動ＦＥＴのソースにド
レインが接続され、ゲートおよびソースが共に前記負電
位側の電源に接続される第１の定電流源ＦＥＴと、によ
り形成される第１のソースフォロア型バッファと、ドレ
インが前記第１の駆動ＦＥＴのソースに接続され、ゲー
トに所定の入力端子が接続される第１のトランスファー
ゲートＦＥＴと、ドレインが前記正電位側の電源に接続
され、ゲートが前記第１のトランスファーゲートＦＥＴ
のソースに接続される第２の駆動ＦＥＴと、この第２の
駆動ＦＥＴのソースにドレインが接続され、ゲートおよ
びソースが共に前記負電位側の電源に接続される第２の
定電流源ＦＥＴと、により形成される第２のソースフォ
ロア型バッファと、ドレインが前記第２の駆動ＦＥＴの
ソースに接続され、ゲートに所定の相補入力端子が接続
される第２のトランスファーゲートＦＥＴと、ドレイン
が前記正電位側の電源に接続され、ゲートが前記第２の
トランスファーゲートＦＥＴのソースに接続される第３
の駆動ＦＥＴと、この第３の駆動ＦＥＴのソースにドレ
インが接続され、ゲートおよびソースが共に前記負電位
側の電源に接続される第３の定電流源ＦＥＴと、により
形成される第３のソースフォロア型バッファと、前記第
３の駆動ＦＥＴのソースと、前記スイッチＦＥＴのゲー
トとの間に接続される直流遮断用のコンデンサと、前記
スイッチＦＥＴのゲートと、前記負電位側の電源との間
に接続される抵抗と、を備えて構成される。
【０００６】また、本発明の分周器は、Ｇａ Ａｓ シ
ョットキー障壁電界効果型トランジスタ（以下、ＦＥＴ
と云う）を基本素子として構成される分周器において、
ドレインが所定の正電位側の電源に接続される負荷ＦＥ
Ｔと、この負荷ＦＥＴのソースおよびゲートにドレイン
が接続され、ソースが負電位側の電源に接続されるスイ
ッチＦＥＴと、により形成されるインバータと、ドレイ
ンが前記正電位側の電源に接続され、ゲートが前記負荷
ＦＥＴのソースおよびゲートに接続される第１の駆動Ｆ
ＥＴと、この第１の駆動ＦＥＴのソースにドレインが接
続され、ゲートおよびソースが共に前記負電位側の電源
に接続される第１の定電流源ＦＥＴと、により形成され
る第１のソースフォロア型バッファと、ドレインが前記
第１の駆動ＦＥＴのソースにに接続され、ゲートに所定
の入力端子が接続される第１のトランスファーゲートＦ
ＥＴと、ドレインが前記正電位側の電源に接続され、ゲ
ートが前記第１のトランスファーゲートＦＥＴのソース
に接続される第２の駆動ＦＥＴと、この第２の駆動ＦＥ
Ｔのソースにドレインが接続され、ゲートおよびソース
が共に前記負電位側の電源に接続される第２の定電流源
ＦＥＴと、により形成される第２のソースフォロア型バ
ッファと、ドレインが前記第２の駆動ＦＥＴのソースに
接続され、ゲートに所定の相補入力端子が接続される第
２のトランスファーゲートＦＥＴと、ドレインが前記正
電位側の電源に接続され、ゲートが前記第２のトランス
ファーゲートＦＥＴのソースに接続される第３の駆動Ｆ
ＥＴと、この第３の駆動ＦＥＴのソースにドレインが接
続され、ゲートおよびソースが共に前記負電位側の電源
に接続される第３の定電流源ＦＥＴと、により形成され
る第３のソースフォロア型バッファと、前記第３の駆動
ＦＥＴのソースと、前記スイッチＦＥＴのゲートとの間
に接続される直流遮断用のコンデンサと、前記正電位側
の電源と、前記スイッチＦＥＴのゲートとの間に接続さ
れる第１の抵抗と、前記スイッチＦＥＴのゲートと、前
記負電位側の電源との間に接続される第２の抵抗と、を
備えて構成してもよい。
ョットキー障壁電界効果型トランジスタ（以下、ＦＥＴ
と云う）を基本素子として構成される分周器において、
ドレインが所定の正電位側の電源に接続される負荷ＦＥ
Ｔと、この負荷ＦＥＴのソースおよびゲートにドレイン
が接続され、ソースが負電位側の電源に接続されるスイ
ッチＦＥＴと、により形成されるインバータと、ドレイ
ンが前記正電位側の電源に接続され、ゲートが前記負荷
ＦＥＴのソースおよびゲートに接続される第１の駆動Ｆ
ＥＴと、この第１の駆動ＦＥＴのソースにドレインが接
続され、ゲートおよびソースが共に前記負電位側の電源
に接続される第１の定電流源ＦＥＴと、により形成され
る第１のソースフォロア型バッファと、ドレインが前記
第１の駆動ＦＥＴのソースにに接続され、ゲートに所定
の入力端子が接続される第１のトランスファーゲートＦ
ＥＴと、ドレインが前記正電位側の電源に接続され、ゲ
ートが前記第１のトランスファーゲートＦＥＴのソース
に接続される第２の駆動ＦＥＴと、この第２の駆動ＦＥ
Ｔのソースにドレインが接続され、ゲートおよびソース
が共に前記負電位側の電源に接続される第２の定電流源
ＦＥＴと、により形成される第２のソースフォロア型バ
ッファと、ドレインが前記第２の駆動ＦＥＴのソースに
接続され、ゲートに所定の相補入力端子が接続される第
２のトランスファーゲートＦＥＴと、ドレインが前記正
電位側の電源に接続され、ゲートが前記第２のトランス
ファーゲートＦＥＴのソースに接続される第３の駆動Ｆ
ＥＴと、この第３の駆動ＦＥＴのソースにドレインが接
続され、ゲートおよびソースが共に前記負電位側の電源
に接続される第３の定電流源ＦＥＴと、により形成され
る第３のソースフォロア型バッファと、前記第３の駆動
ＦＥＴのソースと、前記スイッチＦＥＴのゲートとの間
に接続される直流遮断用のコンデンサと、前記正電位側
の電源と、前記スイッチＦＥＴのゲートとの間に接続さ
れる第１の抵抗と、前記スイッチＦＥＴのゲートと、前
記負電位側の電源との間に接続される第２の抵抗と、を
備えて構成してもよい。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、入力端子
５１および相補入力端子５２と、所定の正電圧が供給さ
れる端子５３とに対応して、負荷ＦＥＴ１と、スイッチ
ＦＥＴ２と、コンデンサ３と、抵抗４と、駆動ＦＥＴ５
，８，１１と、定電流源ＦＥＴ６，９，１２と、トラン
スファーゲートＦＥＴ７，１０とを備えて構成される。
である。図１に示されるように、本実施例は、入力端子
５１および相補入力端子５２と、所定の正電圧が供給さ
れる端子５３とに対応して、負荷ＦＥＴ１と、スイッチ
ＦＥＴ２と、コンデンサ３と、抵抗４と、駆動ＦＥＴ５
，８，１１と、定電流源ＦＥＴ６，９，１２と、トラン
スファーゲートＦＥＴ７，１０とを備えて構成される。
【０００９】図１において、負荷ＦＥＴ１およびスイッ
チＦＥＴ２はインバータを形成しており、駆動ＦＥＴ５
および定電流源ＦＥＴ６は、ソースフォロア型バッファ
を形成している。また、駆動ＦＥＴ８および定電流源Ｆ
ＥＴ９と、駆動ＦＥＴ１１および定電流源ＦＥＴ１２も
、それぞれソースフォロア型バッファを形成している。 トランスファーゲートＦＥＴ７のソースは、駆動ＦＥＴ
８および定電流源ＦＥＴ９より成るソースフォロア型バ
ッファを介して、トランスファーゲートＦＥＴ１０のド
レインに接続され、また、トランスファーゲートＦＥＴ
１０のソースは、駆動ＦＥＴ１１および定電流源ＦＥＴ
１２より成るソースフォロア型バッファを介して、直流
遮断用のコンデンサ３を経由して、負荷ＦＥＴ１および
スイッチＦＥＴ２より成るインバータに接続されている
。更に、このインバータの出力は、駆動ＦＥＴ５および
定電流源ＦＥＴ６より成るソースフォロア型バッファを
介して、トランスファーゲートＦＥＴ７のドレインに接
続される。また、トランスファーゲートＦＥＴ７および
１０に対しては、それぞれ端子５１および５２より所定
の入力信号および相補入力信号が入力されている。
チＦＥＴ２はインバータを形成しており、駆動ＦＥＴ５
および定電流源ＦＥＴ６は、ソースフォロア型バッファ
を形成している。また、駆動ＦＥＴ８および定電流源Ｆ
ＥＴ９と、駆動ＦＥＴ１１および定電流源ＦＥＴ１２も
、それぞれソースフォロア型バッファを形成している。 トランスファーゲートＦＥＴ７のソースは、駆動ＦＥＴ
８および定電流源ＦＥＴ９より成るソースフォロア型バ
ッファを介して、トランスファーゲートＦＥＴ１０のド
レインに接続され、また、トランスファーゲートＦＥＴ
１０のソースは、駆動ＦＥＴ１１および定電流源ＦＥＴ
１２より成るソースフォロア型バッファを介して、直流
遮断用のコンデンサ３を経由して、負荷ＦＥＴ１および
スイッチＦＥＴ２より成るインバータに接続されている
。更に、このインバータの出力は、駆動ＦＥＴ５および
定電流源ＦＥＴ６より成るソースフォロア型バッファを
介して、トランスファーゲートＦＥＴ７のドレインに接
続される。また、トランスファーゲートＦＥＴ７および
１０に対しては、それぞれ端子５１および５２より所定
の入力信号および相補入力信号が入力されている。
【００１０】前記インバータ入力の直流電圧は、高抵抗
値の抵抗４を介して供給されるために、各素子のパラメ
ータにバラツキがある場合においても、インバータ入力
の直流電圧の変動により分周動作が不安定になるという
ことはなく、素子パラメータのバラツキに対して、安定
した回路が提供される。また、直流レベル合わせのレベ
ルシフト・ダイオードを必要とすることがなく、回路素
子数が低減され、レイアウト面積を縮小することができ
る。更に、前記インバータおよび各ソースフォロア型バ
ッファの負電源側を同一電圧とすることができるため、
負電源側を接地電位とした場合、電圧電源としては正電
源の１電源のみにて動作させることが可能となる。
値の抵抗４を介して供給されるために、各素子のパラメ
ータにバラツキがある場合においても、インバータ入力
の直流電圧の変動により分周動作が不安定になるという
ことはなく、素子パラメータのバラツキに対して、安定
した回路が提供される。また、直流レベル合わせのレベ
ルシフト・ダイオードを必要とすることがなく、回路素
子数が低減され、レイアウト面積を縮小することができ
る。更に、前記インバータおよび各ソースフォロア型バ
ッファの負電源側を同一電圧とすることができるため、
負電源側を接地電位とした場合、電圧電源としては正電
源の１電源のみにて動作させることが可能となる。
【００１１】なお、直流遮断用のコンデンサ３の容量値
を２ｐＦ以上に設定しておけば、周波数のＸ帯およびＫ
Ｕ 帯において、直流遮断用のコンデンサを使用してい
ない従来の分周器に比較して、分周動作周波数範囲が狭
められるというような影響を受けることはない。
を２ｐＦ以上に設定しておけば、周波数のＸ帯およびＫ
Ｕ 帯において、直流遮断用のコンデンサを使用してい
ない従来の分周器に比較して、分周動作周波数範囲が狭
められるというような影響を受けることはない。
【００１２】図２に示されるのは、本発明の第２の実施
例を示す回路図である。図２に示されるように、本実施
例は、入力端子５４および相補入力端子５５と、所定の
正電圧が供給される端子５６とに対応して、負荷ＦＥＴ
１３と、スイッチＦＥＴ１４と、コンデンサ１５と、抵
抗１６，１７と、駆動ＦＥＴ１８，２１，２４と、定電
流源ＦＥＴ１９，２２，２５と、トランスファーゲート
ＦＥＴ２０，２３とを備えて構成される。
例を示す回路図である。図２に示されるように、本実施
例は、入力端子５４および相補入力端子５５と、所定の
正電圧が供給される端子５６とに対応して、負荷ＦＥＴ
１３と、スイッチＦＥＴ１４と、コンデンサ１５と、抵
抗１６，１７と、駆動ＦＥＴ１８，２１，２４と、定電
流源ＦＥＴ１９，２２，２５と、トランスファーゲート
ＦＥＴ２０，２３とを備えて構成される。
【００１３】図２において、負荷ＦＥＴ１３およびスイ
ッチＦＥＴ１４はインバータを形成しており、駆動ＦＥ
Ｔ１８および定電流源ＦＥＴ１９は、ソースフォロア型
バッファを形成している。また、駆動ＦＥＴ２１および
定電流源ＦＥＴ２２と、駆動ＦＥＴ２４および定電流源
ＦＥＴ２５も、それぞれソースフォロア型バッファを形
成している。
ッチＦＥＴ１４はインバータを形成しており、駆動ＦＥ
Ｔ１８および定電流源ＦＥＴ１９は、ソースフォロア型
バッファを形成している。また、駆動ＦＥＴ２１および
定電流源ＦＥＴ２２と、駆動ＦＥＴ２４および定電流源
ＦＥＴ２５も、それぞれソースフォロア型バッファを形
成している。
【００１４】本実施例の、第１の実施例との相違点は、
インバータ入力側において抵抗１６が追加され、スイッ
チＦＥＴ１４のゲートに供給される電圧が、端子５６か
ら入力される正電圧と接地電位との間の電位を、抵抗１
６および１７により分割する形で供給されていることで
ある。それ以外については、前記第１の実施例の場合と
全く同様である。従って、本実施例においては、インバ
ータ入力電圧が抵抗１６および１７による抵抗分割によ
り、任意に設定されるという利点がある。その他の動作
については、第１の実施例と同様である。
インバータ入力側において抵抗１６が追加され、スイッ
チＦＥＴ１４のゲートに供給される電圧が、端子５６か
ら入力される正電圧と接地電位との間の電位を、抵抗１
６および１７により分割する形で供給されていることで
ある。それ以外については、前記第１の実施例の場合と
全く同様である。従って、本実施例においては、インバ
ータ入力電圧が抵抗１６および１７による抵抗分割によ
り、任意に設定されるという利点がある。その他の動作
については、第１の実施例と同様である。
【００１５】
【発明の効果】以上説明したように、本発明は、インバ
ータ入力部とソースフォロア型バッファ部とを直流的に
遮断し、インバータ入力の直流電圧を所定の高抵抗値の
抵抗を介して供給することにより、素子のバラツキに対
しても安定に動作することが可能であるとともに、単一
の供給電源により作動する分周器を提供することができ
るという効果がある。
ータ入力部とソースフォロア型バッファ部とを直流的に
遮断し、インバータ入力の直流電圧を所定の高抵抗値の
抵抗を介して供給することにより、素子のバラツキに対
しても安定に動作することが可能であるとともに、単一
の供給電源により作動する分周器を提供することができ
るという効果がある。
【図１】本発明の第１の実施例を示すブロック図である
。
。
【図２】本発明の第２の実施例を示すブロック図である
。
。
【図３】従来例を示すブロック図である。
１，１３，２６ 負荷ＦＥＴ
２，１４，２７ スイッチＦＥＴ３，１５
コンデンサ ４，１６，１７ 抵抗 ５，８，１１，１８，２１，２４，２８，３３，３６
駆動ＦＥＴ ６，９，１２，１９，２２，２５２９，３４，３７
定電流源ＦＥＴ ７，１０，２０，２３，３２，３５ トランスフ
ァーゲートＦＥＴ
コンデンサ ４，１６，１７ 抵抗 ５，８，１１，１８，２１，２４，２８，３３，３６
駆動ＦＥＴ ６，９，１２，１９，２２，２５２９，３４，３７
定電流源ＦＥＴ ７，１０，２０，２３，３２，３５ トランスフ
ァーゲートＦＥＴ
Claims (2)
- 【請求項１】 Ｇａ Ａｓ ショットキー障壁電界効
果型トランジスタ（以下、ＦＥＴと云う）を基本素子と
して構成される分周器において、ドレインが所定の正電
位側の電源に接続される負荷ＦＥＴと、この負荷ＦＥＴ
のソースおよびゲートにドレインが接続されソースが負
電位側の電源に接続されるスイッチＦＥＴと、により形
成されるインバータと、ドレインが前記正電位側の電源
に接続され、ゲートが前記負荷ＦＥＴのソースおよびゲ
ートに接続される第１の駆動ＦＥＴと、この第１の駆動
ＦＥＴのソースにドレインが接続され、ゲートおよびソ
ースが共に前記負電位側の電源に接続される第１の定電
流源ＦＥＴと、により形成される第１のソースフォロア
型バッファと、ドレインが前記第１の駆動ＦＥＴのソー
スに接続され、ゲートに所定の入力端子が接続される第
１のトランスファーゲートＦＥＴと、ドレインが前記正
電位側の電源に接続され、ゲートが前記第１のトランス
ファーゲートＦＥＴのソースに接続される第２の駆動Ｆ
ＥＴと、この第２の駆動ＦＥＴのソースにドレインが接
続され、ゲートおよびソースが共に前記負電位側の電源
に接続される第２の定電流源ＦＥＴと、により形成され
る第２のソースフォロア型バッファと、ドレインが前記
第２の駆動ＦＥＴのソースにに接続され、ゲートに所定
の相補入力端子が接続される第２のトランスファーゲー
トＦＥＴと、ドレインが前記正電位側の電源に接続され
、ゲートが前記第２のトランスファーゲートＦＥＴのソ
ースに接続される第３の駆動ＦＥＴと、この第３の駆動
ＦＥＴのソースにドレインが接続され、ゲートおよびソ
ースが共に前記負電位側の電源に接続される第３の定電
流源ＦＥＴと、により形成される第３のソースフォロア
型バッファと、前記第３の駆動ＦＥＴのソースと、前記
スイッチＦＥＴのゲートとの間に接続される直流遮断用
のコンデンサと、前記スイッチＦＥＴのゲートと、前記
負電位側の電源との間に接続される抵抗と、を備えるこ
とを特徴とする分周器。 - 【請求項２】 Ｇａ Ａｓ ショットキー障壁電界効
果型トランジスタ（以下、ＦＥＴと云う）を基本素子と
して構成される分周器において、ドレインが所定の正電
位側の電源に接続される負荷ＦＥＴと、この負荷ＦＥＴ
のソースおよびゲートにドレインが接続され、ソースが
負電位側の電源に接続されるスイッチＦＥＴと、により
形成されるインバータと、ドレインが前記正電位側の電
源に接続され、ゲートが前記負荷ＦＥＴのソースおよび
ゲートに接続される第１の駆動ＦＥＴと、この第１の駆
動ＦＥＴのソースにドレインが接続され、ゲートおよび
ソースが共に前記負電位側の電源に接続される第１の定
電流源ＦＥＴと、により形成される第１のソースフォロ
ア型バッファと、ドレインが前記第１の駆動ＦＥＴのソ
ースにに接続され、ゲートに所定の入力端子が接続され
る第１のトランスファーゲートＦＥＴと、ドレインが前
記正電位側の電源に接続され、ゲートが前記第１のトラ
ンスファーゲートＦＥＴのソースに接続される第２の駆
動ＦＥＴと、この第２の駆動ＦＥＴのソースにドレイン
が接続され、ゲートおよびソースが共に前記負電位側の
電源に接続される第２の定電流源ＦＥＴと、により形成
される第２のソースフォロア型バッファと、ドレインが
前記第２の駆動ＦＥＴのソースにに接続され、ゲートに
所定の相補入力端子が接続される第２のトランスファー
ゲートＦＥＴと、ドレインが前記正電位側の電源に接続
され、ゲートが前記第２のトランスファーゲートＦＥＴ
のソースに接続される第３の駆動ＦＥＴと、この第３の
駆動ＦＥＴのソースにドレインが接続され、ゲートおよ
びソースが共に前記負電位側の電源に接続される第３の
定電流源ＦＥＴと、により形成される第３のソースフォ
ロア型バッファと、前記第３の駆動ＦＥＴのソースと、
前記スイッチＦＥＴのゲートとの間に接続される直流遮
断用のコンデンサと、前記正電位側の電源と、前記スイ
ッチＦＥＴのゲートとの間に接続される第１の抵抗と、
前記スイッチＦＥＴのゲートと、前記負電位側の電源と
の間に接続される第２の抵抗と、を備えることを特徴と
する分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP299691A JPH04241518A (ja) | 1991-01-16 | 1991-01-16 | 分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP299691A JPH04241518A (ja) | 1991-01-16 | 1991-01-16 | 分周器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04241518A true JPH04241518A (ja) | 1992-08-28 |
Family
ID=11544993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP299691A Pending JPH04241518A (ja) | 1991-01-16 | 1991-01-16 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04241518A (ja) |
-
1991
- 1991-01-16 JP JP299691A patent/JPH04241518A/ja active Pending
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