JPS58201422A - 多数決ゲ−ト回路 - Google Patents
多数決ゲ−ト回路Info
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- JPS58201422A JPS58201422A JP8595482A JP8595482A JPS58201422A JP S58201422 A JPS58201422 A JP S58201422A JP 8595482 A JP8595482 A JP 8595482A JP 8595482 A JP8595482 A JP 8595482A JP S58201422 A JPS58201422 A JP S58201422A
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- 230000005669 field effect Effects 0.000 claims abstract description 16
- 230000005684 electric field Effects 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 5
- 230000004888 barrier function Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 3
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- FWYSBEAFFPBAQU-GFCCVEGCSA-N nodakenetin Chemical compound C1=CC(=O)OC2=C1C=C1C[C@H](C(C)(O)C)OC1=C2 FWYSBEAFFPBAQU-GFCCVEGCSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、論理回路、特に電界効果トランジスタを駆動
素子として用いた多数決ゲート回路に関する。
素子として用いた多数決ゲート回路に関する。
論理回路は電子計算機の演算回路や制御回路の基礎をな
す重要な回路であり、その基本となる基本論理回路とし
ては、ＡＮＤ（論理積）回路、 ＯＲ（論理和）回路、
Ｎ０Ｔ（否定）回路、ＮＡＮＤ（論理積否定）回路、Ｎ
０Ｒ（論理和否定）回路がある。
す重要な回路であり、その基本となる基本論理回路とし
ては、ＡＮＤ（論理積）回路、 ＯＲ（論理和）回路、
Ｎ０Ｔ（否定）回路、ＮＡＮＤ（論理積否定）回路、Ｎ
０Ｒ（論理和否定）回路がある。
これらの基本論理回路を用いて各種の論理動作をする回
路が構成できる。
路が構成できる。
組み合わせ回路の１つである多数決ゲート回路は、３個
以上の奇数個の入力に対して、出力が、入力中の信号状
態のうち、数の多い方の信号状態に従うゲート回路で、
例えばシステムの信頼度を上げるときに使用される。
以上の奇数個の入力に対して、出力が、入力中の信号状
態のうち、数の多い方の信号状態に従うゲート回路で、
例えばシステムの信頼度を上げるときに使用される。
従来、この多数法ゲート回路は、基本論理回路を用いて
構成されていた。基本論理回路としてＮＡＮＤ回路を用
いて構成された多数決ゲート回路の一匈を第１図を用い
て説明する。図において１１゜１２．１３は２人力のＮ
ＡＮＤ回路、１４は３人力のＮＡＮＤ回路であり、ＮＡ
ＮＤ回路１１には信号Ａと信号Ｃが入力として加えられ
、ＮＡＮＤ回路１２には信号Ｂと信号Ａが入力として加
えられ、ＮＡＮＤ回路１３Ｋｋ−１信号Ｃと信号Ｂが入
力として加えられ、ＮＡＮＤ回路１４には、ＮＡＮＤ回
路１１の出力とＮＡＮＤ回路１２の出力ＮＡＮＤ回路１
３の出力が入力として加えられる。この回路では、信号
Ａの状態を論理変数Ａで、信号Ｂの状態を論理変数Ｂで
、信号Ｃの状態を論理変数Ｃで表わすと、ＮＡＮＤ回ｗ
１１４の出力ＦＨＦ＝Ａ−Ｂ＋Ａ−Ｃ＋Ｂ−Ｃ−ｔ”表
わされ、３個の入力Ａ、Ｂ、Ｃのうち、２個以上が１（
正論理で言えばＨレベル）であれば出力は１であり、２
個以上がＯ（正論理で言えばＬしにル）であれば出力は
０であり、全体として３人力の多数決ゲート回路を構成
する。しかし、この構成方法は複雑で、多くの基本素子
を心安とした。
構成されていた。基本論理回路としてＮＡＮＤ回路を用
いて構成された多数決ゲート回路の一匈を第１図を用い
て説明する。図において１１゜１２．１３は２人力のＮ
ＡＮＤ回路、１４は３人力のＮＡＮＤ回路であり、ＮＡ
ＮＤ回路１１には信号Ａと信号Ｃが入力として加えられ
、ＮＡＮＤ回路１２には信号Ｂと信号Ａが入力として加
えられ、ＮＡＮＤ回路１３Ｋｋ−１信号Ｃと信号Ｂが入
力として加えられ、ＮＡＮＤ回路１４には、ＮＡＮＤ回
路１１の出力とＮＡＮＤ回路１２の出力ＮＡＮＤ回路１
３の出力が入力として加えられる。この回路では、信号
Ａの状態を論理変数Ａで、信号Ｂの状態を論理変数Ｂで
、信号Ｃの状態を論理変数Ｃで表わすと、ＮＡＮＤ回ｗ
１１４の出力ＦＨＦ＝Ａ−Ｂ＋Ａ−Ｃ＋Ｂ−Ｃ−ｔ”表
わされ、３個の入力Ａ、Ｂ、Ｃのうち、２個以上が１（
正論理で言えばＨレベル）であれば出力は１であり、２
個以上がＯ（正論理で言えばＬしにル）であれば出力は
０であり、全体として３人力の多数決ゲート回路を構成
する。しかし、この構成方法は複雑で、多くの基本素子
を心安とした。
例えば、駆動素子としてノーマリオフ型電界効果トラン
ジスタを用い、負荷としてオーミック性の抵抗を用いて
ＮＡＮＤゲートを構成するとこの多数決ゲート回路全体
で、少なくとも、電界効果トランジスタが９個、オーミ
ック性の抵抗が４個心安であった。また、配線も複雑で
あった。
ジスタを用い、負荷としてオーミック性の抵抗を用いて
ＮＡＮＤゲートを構成するとこの多数決ゲート回路全体
で、少なくとも、電界効果トランジスタが９個、オーミ
ック性の抵抗が４個心安であった。また、配線も複雑で
あった。
本発明の目的は、上記従来方法の欠点をなくした多数決
ゲート回路を提供することにある。
ゲート回路を提供することにある。
本発明によれば、電界効果トランジスタを駆動素子とし
、電流飽和型の素子を負荷として用いた論理１１Ｍにお
いて、駆動素子として用いた（２ｎ＋１）個（ｎ＝１．
２．３・・・）の電界効果トランジスタのソース端子ど
おし、ドレイン端子どおしが互いに接続され、ソース１
ｌｌｌｔ：を接地され、ドレイン側は負荷として用いた
電流飽和型素子を介して直流電源に接続され、前記電界
効果トランジスタのゲート端子を入力端子とし、ドレイ
ン端子を中間出力端子とし、さらに該中間出力の論理否
定出力を得る回路とにより構成され、かつ、前記電流飽
和型素子の飽和電流が、駆動素子として用いた電界効果
トランジスタの飽和電流の（ｎ＋１）倍よりも小−ｇ＜
ｎ倍よりも大きく設定されており５（ｎ＋１）個以上の
入力書号がノ・イレベルになったときに出力信号がノ）
イレベルにな９．（ｎ＋１）個以上の入力信号がローレ
ベルになったときに出力信号がローレベルになるように
したことを特徴とする多数決ゲート回路が得られる。
、電流飽和型の素子を負荷として用いた論理１１Ｍにお
いて、駆動素子として用いた（２ｎ＋１）個（ｎ＝１．
２．３・・・）の電界効果トランジスタのソース端子ど
おし、ドレイン端子どおしが互いに接続され、ソース１
ｌｌｌｔ：を接地され、ドレイン側は負荷として用いた
電流飽和型素子を介して直流電源に接続され、前記電界
効果トランジスタのゲート端子を入力端子とし、ドレイ
ン端子を中間出力端子とし、さらに該中間出力の論理否
定出力を得る回路とにより構成され、かつ、前記電流飽
和型素子の飽和電流が、駆動素子として用いた電界効果
トランジスタの飽和電流の（ｎ＋１）倍よりも小−ｇ＜
ｎ倍よりも大きく設定されており５（ｎ＋１）個以上の
入力書号がノ・イレベルになったときに出力信号がノ）
イレベルにな９．（ｎ＋１）個以上の入力信号がローレ
ベルになったときに出力信号がローレベルになるように
したことを特徴とする多数決ゲート回路が得られる。
以下、図面に従って本発明を説明する。
第２図は、本発明の一実施例を説明するための回路図で
、、２１．２２．２３．２４にノーマリオフ型ＧａＡｓ
ショットキー障壁接合ゲート型電界効果トランジスタ（
以下ＭＥＳＦＥ’Ｉ’と称す）％２５゜２６ ｕ ／
−マＩＪ オｙ型ＧａＡｓ ＭＢＳＦＥＴ、２７ｔｉａ
ｍ’ｉｔｍである。ＦｈｉＴ２Ｐ、 ＦＥＴ２２． Ｆ
１４Ｔ２３ Ｈソース端子どおし、ドレイン端子とおし
が互いに接続され、ソース側は接地され、ドレイン側は
ＦＥＴ２５のソース端子に接続されている。ＦＥＴ２５
のゲート端子はＦＥＴ２５のソース端子に接続され、Ｆ
ＥＴ２５のドレイン端子は直流電源２７のプラス端子に
接続され、直流電源２７のマイナス１子は接地されてい
る。１ｆＣ４ＦＥＴ２４のソース端子は接地され、ＦＥ
Ｔ２４のゲート端子はＦＥＴ２５のソース電子に接続さ
れ、 ＦＥ’ｒ２４のドレイン端子はＦＥＴ２６のソー
ス端子に接続され、Ｆ′ＥＩＴ ２６のゲート端子はＦ
ＥＴ２６のソース端子に接続され、ＦＷ’Ｉ’２６のド
レイン端子は直流電源２７のプラス端子に接続されてい
る。この回路では、ＦＥＴ２１のゲート端子２０１とＦ
ＥＴ２２のゲート端子２０２とＦＥＴ２３のゲート端子
２０３が入力端子であり％ｉ？ｈ：’ｒ２４のドレイン
端子２０４が出力端子となる。ＦＥＴ２５とＦＥＴ２６
は電流飽和型の負荷として働き％ＦＥＴ２４とＦＥＴ２
６と直流電源２７で否定回路が構成されている。ＦＥＴ
２５の飽和電流を■。、１Ｔ２１のゲート電位がハイレ
ベル（例えは＋０．６ボルト）の、ときのドレイン飽和
電流をＩ、とし、ＦＥＴ２２とＦＥＴ２３のドレイン飽
和電流も■、とすると、２ Ｉ、 ＞ Ｉｏ＞ Ｉ、
ならば、第２図の回路は多数決ゲート回路として働く
。
、、２１．２２．２３．２４にノーマリオフ型ＧａＡｓ
ショットキー障壁接合ゲート型電界効果トランジスタ（
以下ＭＥＳＦＥ’Ｉ’と称す）％２５゜２６ ｕ ／
−マＩＪ オｙ型ＧａＡｓ ＭＢＳＦＥＴ、２７ｔｉａ
ｍ’ｉｔｍである。ＦｈｉＴ２Ｐ、 ＦＥＴ２２． Ｆ
１４Ｔ２３ Ｈソース端子どおし、ドレイン端子とおし
が互いに接続され、ソース側は接地され、ドレイン側は
ＦＥＴ２５のソース端子に接続されている。ＦＥＴ２５
のゲート端子はＦＥＴ２５のソース端子に接続され、Ｆ
ＥＴ２５のドレイン端子は直流電源２７のプラス端子に
接続され、直流電源２７のマイナス１子は接地されてい
る。１ｆＣ４ＦＥＴ２４のソース端子は接地され、ＦＥ
Ｔ２４のゲート端子はＦＥＴ２５のソース電子に接続さ
れ、 ＦＥ’ｒ２４のドレイン端子はＦＥＴ２６のソー
ス端子に接続され、Ｆ′ＥＩＴ ２６のゲート端子はＦ
ＥＴ２６のソース端子に接続され、ＦＷ’Ｉ’２６のド
レイン端子は直流電源２７のプラス端子に接続されてい
る。この回路では、ＦＥＴ２１のゲート端子２０１とＦ
ＥＴ２２のゲート端子２０２とＦＥＴ２３のゲート端子
２０３が入力端子であり％ｉ？ｈ：’ｒ２４のドレイン
端子２０４が出力端子となる。ＦＥＴ２５とＦＥＴ２６
は電流飽和型の負荷として働き％ＦＥＴ２４とＦＥＴ２
６と直流電源２７で否定回路が構成されている。ＦＥＴ
２５の飽和電流を■。、１Ｔ２１のゲート電位がハイレ
ベル（例えは＋０．６ボルト）の、ときのドレイン飽和
電流をＩ、とし、ＦＥＴ２２とＦＥＴ２３のドレイン飽
和電流も■、とすると、２ Ｉ、 ＞ Ｉｏ＞ Ｉ、
ならば、第２図の回路は多数決ゲート回路として働く
。
第３図は、第２図の回路の動作を説明するための図で、
曲１１Ｍ３１．３２，３３．３４は、第２図のＡ点とＢ
点の間の電圧と電流の関係を示している。曲線３１は、
ｆｉ’ＥＴ２１．Ｆｈ：Ｔ２２．ＦＥＴ２３ともにケー
ト電位がローレベルでオフの場合、曲線３２はＦＥＴ２
１．ＦＥＴ２２．ＦＥＴ２３のうち１つのＦＷＴのゲー
ト電位がハイレベル、他の２つのＦＥＴのゲート電位が
ローレベルの場合１曲Ｍ１３３はＦＥＴ２１、ＦＥＴ２
２．ＦＥＴ２３のうち２つのＰＥＴのゲート電位がハイ
レベル、残りの１つのＦＥＴのゲート電位がローレベル
の場合、曲線３４Ｆｉ、ＦＥＴ２１、 ＦＥＴ２２．
ＦＥＴ２３ともにゲート電位が７１イレベルでオンの場
合である。曲Ｈａｓａ、電流飽和型の負荷２５の特性で
、この飽和電流が１曲線３２の表わす飽和電流と、曲線
３３の表わす飽和電流の間の大きさになっている。この
場合、３つのＦＥＴのゲート電位のうち２つ以上がハイ
レベルのときＡ点の電位はローレベルとな９、従って出
力端子２０４の電位はハイレベルとなる。また、３つの
ＦＥＴのゲート電位のうち２つ以上がローレベルのとき
Ａ点の電位はハイレベルとなり、従って、出力端子２０
４の電位はローレベルとなる。
曲１１Ｍ３１．３２，３３．３４は、第２図のＡ点とＢ
点の間の電圧と電流の関係を示している。曲線３１は、
ｆｉ’ＥＴ２１．Ｆｈ：Ｔ２２．ＦＥＴ２３ともにケー
ト電位がローレベルでオフの場合、曲線３２はＦＥＴ２
１．ＦＥＴ２２．ＦＥＴ２３のうち１つのＦＷＴのゲー
ト電位がハイレベル、他の２つのＦＥＴのゲート電位が
ローレベルの場合１曲Ｍ１３３はＦＥＴ２１、ＦＥＴ２
２．ＦＥＴ２３のうち２つのＰＥＴのゲート電位がハイ
レベル、残りの１つのＦＥＴのゲート電位がローレベル
の場合、曲線３４Ｆｉ、ＦＥＴ２１、 ＦＥＴ２２．
ＦＥＴ２３ともにゲート電位が７１イレベルでオンの場
合である。曲Ｈａｓａ、電流飽和型の負荷２５の特性で
、この飽和電流が１曲線３２の表わす飽和電流と、曲線
３３の表わす飽和電流の間の大きさになっている。この
場合、３つのＦＥＴのゲート電位のうち２つ以上がハイ
レベルのときＡ点の電位はローレベルとな９、従って出
力端子２０４の電位はハイレベルとなる。また、３つの
ＦＥＴのゲート電位のうち２つ以上がローレベルのとき
Ａ点の電位はハイレベルとなり、従って、出力端子２０
４の電位はローレベルとなる。
つまり、この回路は、多数決ゲート回路として働く。本
実施例で必要な素子数は６個であり、第１図の実施例と
比べて２分の１以下となる。
実施例で必要な素子数は６個であり、第１図の実施例と
比べて２分の１以下となる。
上記の実施例では、駆動素子としてノーマリオフ型のＦ
ＥＴを用いたが、ノーマリオン型のＦＥＴを用いてもよ
い。第４図はその実施例を説明するための回路図で、４
１．４２．４３．４４．４５゜４６．４７．４８．４９
．５０はノーマリオン型ＧａＡｓ ＭＥＳＦＥＴ、５１
．５２ｔｄシヨツトキーバリアダイオード、５３．５４
．５５は直流電源でアル。ＦＥＴ４１．ＦＥＴ４２．Ｆ
’ＥＴ４３．ＦＥＴ４４Ｏピンチオフ電圧を等しくする
と、ＦＥＴ４１．ＦＥＴ４２゜ＦＥＴ４３．ＦＥＴ４４
のゲート幅の調整だけで第３図の特性が得られる。この
場合、曲線３１．３２゜３３．３４は、第４図の６点と
Ｄ点の間の電流と電圧の関係を示しており、曲＠３５は
電流飽和型の負荷４４の特性である。第３図の特性を得
るには、例えば％ＦＥＴ４１とＦＥＴ４２とＦＥＴ４３
のゲート幅を等しくして、ＦＥＴ４４のゲート幅をＦビ
ｒ４１のゲート幅の１５倍とすればよい。ＦＥＴ４７゜
４８．４９．５０とショントキーバリアダイオード５２
と直流電源５４．５５で否定回路が構成されている。な
お、６点の電位ｔユ正電位であり、否定回路の駆動素子
４７がノーマリオン型Ｆ ＥＴであるため、入力レベル
を合わせるためにレベルシフタが必要であり、第４図の
実施例では、４５．５１゜５３でその機能をする。ＦＥ
Ｔ４６はバッファアンプとして用いられている。また、
ＦＥＴ４７のドレイン端子の電位も正電位であるため、
次段のゲート回路としてノーマリオン型Ｆ ｇ ’１’
を駆動素子とするゲート回路を用いる場合には、その入
力レベルと合わせるためにレベルシフタが必要であり、
第４図の実施例では、４９．５２．５４でその機能をす
る。５０はバッファアンプである。なお、第４図の実施
例ではレベルシフタが必要であるため、素子数が多いが
、第１図の構成でも駆動素子としてノーマリオン型のＦ
ＷＴを用いる場合には、やはりレベルシフタが必要であ
り、本実施例の効果は大きい。
ＥＴを用いたが、ノーマリオン型のＦＥＴを用いてもよ
い。第４図はその実施例を説明するための回路図で、４
１．４２．４３．４４．４５゜４６．４７．４８．４９
．５０はノーマリオン型ＧａＡｓ ＭＥＳＦＥＴ、５１
．５２ｔｄシヨツトキーバリアダイオード、５３．５４
．５５は直流電源でアル。ＦＥＴ４１．ＦＥＴ４２．Ｆ
’ＥＴ４３．ＦＥＴ４４Ｏピンチオフ電圧を等しくする
と、ＦＥＴ４１．ＦＥＴ４２゜ＦＥＴ４３．ＦＥＴ４４
のゲート幅の調整だけで第３図の特性が得られる。この
場合、曲線３１．３２゜３３．３４は、第４図の６点と
Ｄ点の間の電流と電圧の関係を示しており、曲＠３５は
電流飽和型の負荷４４の特性である。第３図の特性を得
るには、例えば％ＦＥＴ４１とＦＥＴ４２とＦＥＴ４３
のゲート幅を等しくして、ＦＥＴ４４のゲート幅をＦビ
ｒ４１のゲート幅の１５倍とすればよい。ＦＥＴ４７゜
４８．４９．５０とショントキーバリアダイオード５２
と直流電源５４．５５で否定回路が構成されている。な
お、６点の電位ｔユ正電位であり、否定回路の駆動素子
４７がノーマリオン型Ｆ ＥＴであるため、入力レベル
を合わせるためにレベルシフタが必要であり、第４図の
実施例では、４５．５１゜５３でその機能をする。ＦＥ
Ｔ４６はバッファアンプとして用いられている。また、
ＦＥＴ４７のドレイン端子の電位も正電位であるため、
次段のゲート回路としてノーマリオン型Ｆ ｇ ’１’
を駆動素子とするゲート回路を用いる場合には、その入
力レベルと合わせるためにレベルシフタが必要であり、
第４図の実施例では、４９．５２．５４でその機能をす
る。５０はバッファアンプである。なお、第４図の実施
例ではレベルシフタが必要であるため、素子数が多いが
、第１図の構成でも駆動素子としてノーマリオン型のＦ
ＷＴを用いる場合には、やはりレベルシフタが必要であ
り、本実施例の効果は大きい。
以上の実施例では３人力多数決ゲート回路の場合につい
て説明したが、５人力以上の場合にも同様に多数決ゲー
ト回路が実現できる。
て説明したが、５人力以上の場合にも同様に多数決ゲー
ト回路が実現できる。
また、電流飽和型素子としてノーマリオン型ＦｇＴを用
いたが、ノーマリオフ型ＦＥＴのゲート電極に、このノ
ーマリオフ型ＦｎＴがオン状態になるような電圧を加え
て用いることもできる。
いたが、ノーマリオフ型ＦＥＴのゲート電極に、このノ
ーマリオフ型ＦｎＴがオン状態になるような電圧を加え
て用いることもできる。
また、ＧａＡｓの高エネルギ電子のバンド間遷移を用い
た２端子の電流飽和型素子を用いてもよい。
た２端子の電流飽和型素子を用いてもよい。
また、駆動素子、電流飽和型素子としてＧａＡｓＭＥ８
ＦＥＴを用いたが、他のＦＥＴ、例えば（ＪａＡｓＭＯ
８ＦＥＴ 、 Ｉｎ Ｐ ＭＯＳＦＥＴ、 Ｓ ｉ Ｍ
ＯＳＦＥＴなどを用いてもよい。
ＦＥＴを用いたが、他のＦＥＴ、例えば（ＪａＡｓＭＯ
８ＦＥＴ 、 Ｉｎ Ｐ ＭＯＳＦＥＴ、 Ｓ ｉ Ｍ
ＯＳＦＥＴなどを用いてもよい。
以上拝述したごとぐ本発明によれば、基本論理回路の組
み合わせではなく、１つの基本論理回路として構成され
ているため、必要とする素子数の少ない多数決ゲート回
路が得られる。
み合わせではなく、１つの基本論理回路として構成され
ているため、必要とする素子数の少ない多数決ゲート回
路が得られる。
第１図に、基本論理回路としてＮＡＮＤ回路を用いた、
従来の多数決ゲート回路の構成図で、１１゜１２．１３
は２人力のＮＡＮＤ回路、１４は３人力のＮＡＮＩ）回
路である。 第２図は、本発明の一実施例を説明するための回路図、
第３図は、その動作説明図である。第２図に２いて、２
１．２２．２３．２４はノーマリオフ型電界効果トラン
ジスタ、２５．２６はノーマリオン温電界効果トランジ
スタ、２７は直流電源、２０１゜２０２．２０３は多数
決ゲート回路の入力端子、２０４は多数決ゲート回路の
出力漏子である。 第４図は、本発明の他の実施例を説明するための回路図
であり、４１．４２．４３．４４．４５．４６゜４７．
４８．４９．５０はノーマリオン型電界効果トランジス
タ％ ５１．５２ｆｌシヨツトキバリアダイオード、５
３．５４．５５は直ｆｌｔ、電源である。 第１図 ７２図 第３図 １６φ図
従来の多数決ゲート回路の構成図で、１１゜１２．１３
は２人力のＮＡＮＤ回路、１４は３人力のＮＡＮＩ）回
路である。 第２図は、本発明の一実施例を説明するための回路図、
第３図は、その動作説明図である。第２図に２いて、２
１．２２．２３．２４はノーマリオフ型電界効果トラン
ジスタ、２５．２６はノーマリオン温電界効果トランジ
スタ、２７は直流電源、２０１゜２０２．２０３は多数
決ゲート回路の入力端子、２０４は多数決ゲート回路の
出力漏子である。 第４図は、本発明の他の実施例を説明するための回路図
であり、４１．４２．４３．４４．４５．４６゜４７．
４８．４９．５０はノーマリオン型電界効果トランジス
タ％ ５１．５２ｆｌシヨツトキバリアダイオード、５
３．５４．５５は直ｆｌｔ、電源である。 第１図 ７２図 第３図 １６φ図
Claims (1)
- 【特許請求の範囲】 電界効果トランジスタを駆動素子とし、電流飽和型の素
子を負荷として用いた論理回路において、駆動素子とし
て用いた（２ｎ＋１）個（ｎ ＝ ｌ 。 ２．３．−）の電界効果トランジスタのソース端子とお
し、ドレイン端子どおしが互いに接続され、ソース＠は
接地され、ドレイン側は負荷として用い要電流飽和型素
子を介して直流電源に接続され、前記電界効果トランジ
スタのゲート端子を入力端子とし、ドレイン端子を中間
出力端子とし、さらに該中間出力の論理否定出力を得る
回路とにより構成され、かつ、前記電流飽和型素子の飽
和電流が、駆動素子として用いた電界効果トランジスタ
の飽和電流の（ｎ＋１）倍よりも小さく、ｎ倍よりも大
きく設定されており、（ｎ＋１）個以上の入力信号がハ
イレベルになったときに出力信号がハイレベルになり、
（ｎ＋１）個以上の入力信号がローレベルになったとき
に出力信号がローレベルになるようにしたことを特徴と
する多数決ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8595482A JPS58201422A (ja) | 1982-05-20 | 1982-05-20 | 多数決ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8595482A JPS58201422A (ja) | 1982-05-20 | 1982-05-20 | 多数決ゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58201422A true JPS58201422A (ja) | 1983-11-24 |
Family
ID=13873142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8595482A Pending JPS58201422A (ja) | 1982-05-20 | 1982-05-20 | 多数決ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201422A (ja) |
-
1982
- 1982-05-20 JP JP8595482A patent/JPS58201422A/ja active Pending
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