JPH04241622A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH04241622A JPH04241622A JP3003014A JP301491A JPH04241622A JP H04241622 A JPH04241622 A JP H04241622A JP 3003014 A JP3003014 A JP 3003014A JP 301491 A JP301491 A JP 301491A JP H04241622 A JPH04241622 A JP H04241622A
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- JP
- Japan
- Prior art keywords
- output
- bit
- arithmetic
- data
- arithmetic processing
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
- G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特に入出力ポートのビット演算処理に関する。
し、特に入出力ポートのビット演算処理に関する。
【０００２】
【従来の技術】従来のマイクロプロセッサは、図３に示
すように、入出力ポート端子（Ｐｎ（ｎ＝０〜７））２
４と、データを入出力する為の内部バス２５と、入出力
を選択するためのレジスタ２６と、レジスタ２６にデー
タをセットする為のライト信号２７と、出力データを保
持する為のラッチ２８と、このラッチ２８へデータをセ
ットする為のライト信号２９と、出力ラッチ２８の内容
を読む為のリード信号３０と、入力ポートモード時、入
出力ポート端子２４の状態を読む為のリード信号３１を
有し、さらにインバータ３０，３１と、バッファ３２，
３３と、ＮＡＮＤゲート３４とを有する。
すように、入出力ポート端子（Ｐｎ（ｎ＝０〜７））２
４と、データを入出力する為の内部バス２５と、入出力
を選択するためのレジスタ２６と、レジスタ２６にデー
タをセットする為のライト信号２７と、出力データを保
持する為のラッチ２８と、このラッチ２８へデータをセ
ットする為のライト信号２９と、出力ラッチ２８の内容
を読む為のリード信号３０と、入力ポートモード時、入
出力ポート端子２４の状態を読む為のリード信号３１を
有し、さらにインバータ３０，３１と、バッファ３２，
３３と、ＮＡＮＤゲート３４とを有する。
【０００３】出力ポートとして使用し、ある任意の１ビ
ットに対し、演算処理を行う場合、図４のタイミング図
に示すように、次のように処理していた。
ットに対し、演算処理を行う場合、図４のタイミング図
に示すように、次のように処理していた。
【０００４】入出力に各々２クロック、演算に１クロッ
ク必要とする場合について述べる。
ク必要とする場合について述べる。
【０００５】図４において、クロック（ＣＬＫ）のＡ，
Ｂで出力ポートの出力ラッチ２８（図３）の内容を読み
出し、内部バス２５を介して、中央処理ユニットのＡＬ
Ｕに取り込み、ＣＬＫのＣで演算を行い、ＣＬＫのＤ，
Ｅで演算結果を内部バス２５を介して出力ラッチ２８（
図３）にデータをセットする。
Ｂで出力ポートの出力ラッチ２８（図３）の内容を読み
出し、内部バス２５を介して、中央処理ユニットのＡＬ
Ｕに取り込み、ＣＬＫのＣで演算を行い、ＣＬＫのＤ，
Ｅで演算結果を内部バス２５を介して出力ラッチ２８（
図３）にデータをセットする。
【０００６】
【発明が解決しようとする課題】このような従来のマイ
クロプロセッサでは、ビット演算させる為に、一度出力
ラッチ２８の内容を読み、中央処理ユニット（ＣＰＵ）
のアキュムレータユニット（ＡＬＵ）で演算処理させる
為、実行処理時間（クロック数）が長いという問題点が
あった。
クロプロセッサでは、ビット演算させる為に、一度出力
ラッチ２８の内容を読み、中央処理ユニット（ＣＰＵ）
のアキュムレータユニット（ＡＬＵ）で演算処理させる
為、実行処理時間（クロック数）が長いという問題点が
あった。
【０００７】本発明の目的は、前記問題点を解決し、実
行処理時間を短縮したマイクロプロセッサを提供するこ
とにある。
行処理時間を短縮したマイクロプロセッサを提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明のマイクロプロセ
ッサの構成は、演算処理をするビットを選択するデコー
ダと、出力ラッチ信号とデータ情報１ビットとを入力と
する演算回路とを備えていることを特徴とする。
ッサの構成は、演算処理をするビットを選択するデコー
ダと、出力ラッチ信号とデータ情報１ビットとを入力と
する演算回路とを備えていることを特徴とする。
【０００９】
【実施例】図１は本発明の一実施例の入出力ポートのブ
ロック図である。
ロック図である。
【００１０】図１において、本実施例の入出力ポートは
、データ（ＤＡＴＡ）を入出力する為の内部バス２，ポ
ートの入出力を決定する為のモード・レジスタ３，モー
ド・レジスタ３にデータ・セットする為のライト信号４
，演算処理するビット情報５，演算処理ビットを選択す
る為のデコーダ６，デコーダ６の出力信号７，演算処理
内容（ＡＮＤ，ＸＯＲ，ＯＲなど）を示す為の演算情報
８，演算処理データ９，出力ラッチデータ１０，出力ラ
ッチデータを読む為のリード信号１１，演算回路１２，
入力ポート時端子状態をリードする為のリード信号１３
，出力ラッチデータを書き込む為のライト信号、バッフ
ァ３２，３３，インバータ３０，３１，ＮＡＮＤゲート
３４を含み、構成される。
、データ（ＤＡＴＡ）を入出力する為の内部バス２，ポ
ートの入出力を決定する為のモード・レジスタ３，モー
ド・レジスタ３にデータ・セットする為のライト信号４
，演算処理するビット情報５，演算処理ビットを選択す
る為のデコーダ６，デコーダ６の出力信号７，演算処理
内容（ＡＮＤ，ＸＯＲ，ＯＲなど）を示す為の演算情報
８，演算処理データ９，出力ラッチデータ１０，出力ラ
ッチデータを読む為のリード信号１１，演算回路１２，
入力ポート時端子状態をリードする為のリード信号１３
，出力ラッチデータを書き込む為のライト信号、バッフ
ァ３２，３３，インバータ３０，３１，ＮＡＮＤゲート
３４を含み、構成される。
【００１１】図２に、図１の演算回路１２の詳細なブロ
ック図を示す。
ック図を示す。
【００１２】図２において、演算情報８をもとに演算結
果を得るためのデコーダ１５，ビット転送またはビット
・セットする為のバッファ１６，ＡＮＤ論理をする為の
ＡＮＤゲート１７，ＯＲ論理をする為のＯＲゲート１８
，ＸＯＲ論理をする為のＸＯＲゲート１９，出力ラッチ
を反転させる為のＮＯＴゲート２０，出力データを保持
するためのラッチ２１，このラッチ２１への書き込みの
可否を行う為のＯＲゲート２２，および出力ラッチデー
タ２３，バッファ２４〜２８を有し、構成される。
果を得るためのデコーダ１５，ビット転送またはビット
・セットする為のバッファ１６，ＡＮＤ論理をする為の
ＡＮＤゲート１７，ＯＲ論理をする為のＯＲゲート１８
，ＸＯＲ論理をする為のＸＯＲゲート１９，出力ラッチ
を反転させる為のＮＯＴゲート２０，出力データを保持
するためのラッチ２１，このラッチ２１への書き込みの
可否を行う為のＯＲゲート２２，および出力ラッチデー
タ２３，バッファ２４〜２８を有し、構成される。
【００１３】以下、動作について説明する。
【００１４】入出力ポートを出力ポートにする為、ＣＰ
Ｕから内部バス２を介してモード・レジスタ３にデータ
０を書き込む。
Ｕから内部バス２を介してモード・レジスタ３にデータ
０を書き込む。
【００１５】ビット演算処理を行わせる場合、ＣＰＵか
ら内部バス２を介して次の情報を出力する。
ら内部バス２を介して次の情報を出力する。
【００１６】演算ビット位置を決める為の情報５（ポー
トが８ビットの場合、情報ビットは３ビット）と演算処
理内容を示す情報８（情報３ビットで８演算まで可能）
と、演算データ９を内部バス２から出力しポートへ書き
込む。演算回路１２は出力ラッチデータ１０をフィード
バックして入力している為、ＣＰＵのＡＬＵを介さず、
演算処理が可能となる。
トが８ビットの場合、情報ビットは３ビット）と演算処
理内容を示す情報８（情報３ビットで８演算まで可能）
と、演算データ９を内部バス２から出力しポートへ書き
込む。演算回路１２は出力ラッチデータ１０をフィード
バックして入力している為、ＣＰＵのＡＬＵを介さず、
演算処理が可能となる。
【００１７】デコーダ１５により、特定の演算回路の出
力が選択される。
力が選択される。
【００１８】出力ラッチデータを必要とする演算は、常
に演算素子の入力信号に、出力ラッチデータ１０を入力
している為、ＣＰＵからは前記のデータを内部バス２を
介して一度出力するだけで、演算処理が可能となる。
に演算素子の入力信号に、出力ラッチデータ１０を入力
している為、ＣＰＵからは前記のデータを内部バス２を
介して一度出力するだけで、演算処理が可能となる。
【００１９】デコーダ６の出力信号７と、ポートのライ
ト信号１４とをＯＲゲート２２でＯＲ論理とすることに
より、現在演算指定されたビットかどうかを判別し、ラ
イト信号１４をマスクする。
ト信号１４とをＯＲゲート２２でＯＲ論理とすることに
より、現在演算指定されたビットかどうかを判別し、ラ
イト信号１４をマスクする。
【００２０】出力ラッチ２１は、演算ゲート１６〜２０
の出力をデータ入力とし、前記ＯＲゲート２２の出力に
よりライト・コントロールを行う。
の出力をデータ入力とし、前記ＯＲゲート２２の出力に
よりライト・コントロールを行う。
【００２１】このように、本発明の実施例は、入出力ポ
ートを有し、任意の１ビットに対し演算処理ができるマ
イクロプロセッサにおいて、入出力部に演算回路を備え
、演算するビット番号の信号と、演算命令信号と、デー
タ情報１ビットとが、前記演算回路に入力されることに
より、ビット処理が行われるようになしたことを特徴と
する。
ートを有し、任意の１ビットに対し演算処理ができるマ
イクロプロセッサにおいて、入出力部に演算回路を備え
、演算するビット番号の信号と、演算命令信号と、デー
タ情報１ビットとが、前記演算回路に入力されることに
より、ビット処理が行われるようになしたことを特徴と
する。
【００２２】
【発明の効果】以上説明したように、本発明は、演算処
理をするビットを選択する為のデコーダと、出力ラッチ
信号を入力とする演算回路とを備えることにより、ポー
トの出力ラッチの情報を読み出す為のサイクルと演算処
理をするサイクルとが除け、ビット演算処理をする実行
サイクルはポートへのデータライトサイクルのみとなり
、高速化されるという効果がある。
理をするビットを選択する為のデコーダと、出力ラッチ
信号を入力とする演算回路とを備えることにより、ポー
トの出力ラッチの情報を読み出す為のサイクルと演算処
理をするサイクルとが除け、ビット演算処理をする実行
サイクルはポートへのデータライトサイクルのみとなり
、高速化されるという効果がある。
【図１】本発明の一実施例のマイクロプロセッサの部分
を示すブロック図である。
を示すブロック図である。
【図２】図１の演算回路を示すブロック図である。
【図３】従来の入出力ポートのビット演算処理を示すブ
ロック図である。
ロック図である。
【図４】図３の動作状態を示すタイミング図である。
１ ポート端子
２，２５ 内部バス
３ モードレジスタ
５ ビット情報
６，１５ デコーダ
７ 出力信号
８ 演算情報
９ 演算処理データ
１０ 出力ラッチデータ
１２ 演算回路
１１，１３，３０，３１ リード信号４，１４，
２７，２９，３１ ライト信号１６ バッ
ファ １７ ＡＮＤゲート １８ ＯＲゲート １９ ＸＯＲゲート ２０ ＮＯＴゲート ２１，２８ ラッチ ２２ ゲート ２３ 出力ラッチデータ ２４ 入出力ポート端子 ２６ レジスタ
２７，２９，３１ ライト信号１６ バッ
ファ １７ ＡＮＤゲート １８ ＯＲゲート １９ ＸＯＲゲート ２０ ＮＯＴゲート ２１，２８ ラッチ ２２ ゲート ２３ 出力ラッチデータ ２４ 入出力ポート端子 ２６ レジスタ
Claims (1)
- 【請求項１】 演算処理をするビットを選択するデコ
ーダと、出力ラッチ信号とデータ情報１ビットとを入力
とする演算回路とを備えていることを特徴とするマイク
ロプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003014A JPH04241622A (ja) | 1991-01-16 | 1991-01-16 | マイクロプロセッサ |
| US07/822,049 US5191654A (en) | 1991-01-16 | 1992-01-16 | Microprocessor for high speed data processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003014A JPH04241622A (ja) | 1991-01-16 | 1991-01-16 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04241622A true JPH04241622A (ja) | 1992-08-28 |
Family
ID=11545488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003014A Pending JPH04241622A (ja) | 1991-01-16 | 1991-01-16 | マイクロプロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5191654A (ja) |
| JP (1) | JPH04241622A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101937330B (zh) * | 2010-09-03 | 2013-01-02 | 钰创科技股份有限公司 | 数据处理电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4471426A (en) * | 1981-07-02 | 1984-09-11 | Texas Instruments Incorporated | Microcomputer which fetches two sets of microcode bits at one time |
-
1991
- 1991-01-16 JP JP3003014A patent/JPH04241622A/ja active Pending
-
1992
- 1992-01-16 US US07/822,049 patent/US5191654A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5191654A (en) | 1993-03-02 |
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