JPH04241650A - １ビット書込み処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、１ワードが複数ビッ
トで構成されるメモリに対する１ビット書込みに好適な
１ビット書込み処理方式に関する。

【０００２】

【従来の技術】電子計算機システムで用いられる主メモ
リは、１ワードが複数ビットで構成されるのが一般的で
ある。ところが、この種の計算機システムにおいては、
プログラミングの都合上、主メモリの１ビットのみを操
作したい場合が生ずる。このため従来の計算機システム
には、ビット操作命令が用意されていることが多い。

【０００３】さて、１ビット操作命令においては、主メ
モリ上の指定されたアドレスのうちの１ビットのみへの
書込みができなければならない。そうした場合、従来は
、主メモリの対象アドレスのデータ（ワードデータ）を
一旦要求元装置、例えばプロセッサに読出し、プロセッ
サ上のファームウェアにてその読出しデータ中の対象と
なる１ビットを書換えて、主メモリへの再書込みを行う
、という方式が一般的であった。ここで、主メモリに対
する１ビット書込みの従来の処理手順を図７を参照して
説明する。まず、プロセッサ１から主メモリ制御装置（
ＭＣＵ）２へ主メモリ読出し要求が送られる（ステップ
Ｓ１）。ＭＣＵ２は、プロセッサ１からの読出し要求を
受けて主メモリ３からの読出しを行う（ステップＳ２）
。ＭＣＵ２は主メモリ３から読出したデータをプロセッ
サ１へ送る（ステップＳ３）。

【０００４】プロセッサ１は、ＭＣＵ２から送られた読
出しデータを受取ると、ファームウェア（Ｆ／Ｗ）によ
りデータモディファイの処理（読出しデータのうちの対
象となる１ビットを書換えるデータ加工処理）を行う（
ステップＳ４）。プロセッサ１はモディファイされたデ
ータを書込みデータとしてＭＣＵ２に送り、同ＭＣＵ２
に対して書込み要求を送る（ステップＳ５）。ＭＣＵ２
はプロセッサ１からの書込み要求を受けて書込みデータ
を主メモリ３に書込む（ステップＳ６）。

【０００５】

【発明が解決しようとする課題】上記したように従来は
、１ワードが複数ビットで構成されるメモリに対する１
ビット書込みを行うのに、メモリの対象アドレスのワー
ドデータを一旦要求元装置に読出して、要求元装置自体
でその読出しデータの１ビットを書換えるというデータ
加工を行わなければならなかったため、処理に多大な時
間を要する問題があった。

【０００６】この発明は上記事情に鑑みてなされたもの
でその目的は、１ワードが複数ビットで構成されるメモ
リに対する１ビット書込みが高速に行える１ビット書込
み処理方式を提供することにある。

【０００７】

【課題を解決するための手段】この発明は、１ビット書
込みを指示するための１ビット書込み要求と、書込み対
象メモリアドレスと、同メモリアドレスで指定されるワ
ードデータ中の書込み対象ビットを指定する書込み対象
ビットアドレス並びに１ビット書込みデータを所定フィ
ールドに持つ書込みデータとをメモリ利用装置からメモ
リ制御装置に与える１ビット書込み要求手段を設けると
共に、メモリ制御装置内に、上記メモリ利用装置からの
１ビット書込み要求に応じて上記書込み対象メモリアド
レスで指定されるワードデータをメモリから読出し、そ
の読出しデータを対象にデータモディファイを行う手段
を設けたことを特徴とするものである。

【０００８】上記メモリ制御装置内のデータモディファ
イ手段は、上記書込み対象メモリアドレスの読出しデー
タのうち、上記書込み対象ビットアドレスで指定される
書込み対象ビットを上記１ビット書込みデータに置換え
るものであり、この置換え後の読出しデータが書込みデ
ータとして上記メモリの元のアドレスに書込まれる。

【０００９】

【作用】上記の構成の作用を、図１のブロック図を参照
して説明する。

【００１０】まずメモリ利用装置であるプロセッサ１１
は、主メモリ１３への１ビット書込みが必要な場合には
、ＭＣＵ１２に対して１ビット書込み要求を送る（ステ
ップＳ１′）。同時にプロセッサ１１は、書込み対象メ
モリアドレスと、同メモリアドレスで指定されるワード
データ中の書込み対象ビットを指定する書込み対象ビッ
トアドレス並びに１ビット書込みデータを所定フィール
ドに持つ書込みデータとをＭＣＵ１２に送る。

【００１１】ＭＣＵ１２は、プロセッサ１１からの１ビ
ット書込み要求を受取ると、同要求と共にプロセッサ１
１から送られた書込み対象メモリアドレスを用いて主メ
モリ１３からのデータ読出しを行う（ステップＳ２）。

【００１２】次にＭＣＵ１２は、メモリからの読出しデ
ータのうち、１ビット書込み要求と共にプロセッサ１１
から送られた（書込みデータの所定フィールドに設定さ
れている）書込み対象ビットアドレスで指定される書込
み対象ビットを、（同じ書込みデータの所定ビット位置
の）１ビット書込みデータに置換えるデータモディファ
イを内部のハードウェア機構により行う（ステップＳ４
′）。最後にＭＣＵ１２は、データモディファイ後のデ
ータを書込みデータとして主メモリ１３の元のアドレス
（書込み対象アドレス）に書込む（ステップＳ６）。

【００１３】以上の本発明方式による１ビット書込みの
処理時間と従来方式による１ビット書込みの処理時間と
の違いを図６に示す。この図６では、同図（ａ）に本発
明方式の場合が、同図（ｂ）に従来方式の場合が、それ
ぞれ示されている。図に示すように、本発明方式では、
従来方式にあったステップＳ３とステップＳ５の手順が
不要となるため、処理時間が短縮される。

【００１４】また、従来のステップＳ４に対応する本発
明のステップＳ４′の処理は、データ選択器のようなハ
ードウェア（Ｈ／Ｗ）機構にて行うことが可能なため、
この場合には、ステップＳ４，Ｓ４′の比較でも、ファ
ームウェア（Ｆ／Ｗ）にて行われるステップＳ４に比べ
て処理時間が短縮される。

【００１５】

【実施例】以下、この発明の一実施例を図面を参照して
説明する。

【００１６】図１はこの発明を適用する計算機システム
の一実施例を示すブロック構成図である。同図において
、１１はシステムの中枢をなすプロセッサ、１２はプロ
セッサ１１などの主メモリ利用装置からの主メモリアク
セス要求を受けて、次に述べる主メモリ１３へのアクセ
スを制御する主メモリ制御装置（以下、ＭＣＵと称する
）である。１３は各種プログラム、データ等を格納する
ための、１ワードが例えば３２ビットで構成される主メ
モリ、１４はプロセッサ１１およびＭＣＵ１２等が接続
されるシステムバスである。

【００１７】図２は上記ＭＣＵ１２の内部構成を示すブ
ロック図である。同図において、２１はプロセッサ１１
等からシステムバス１４を介して与えられるアドレス（
主メモリアドレス）を保持するアドレスレジスタ（以下
、ＡＲと称する）、２２はＡＲ２１の内容を主メモリ１
３に送出するために保持するメモリアドレスレジスタ（
以下、ＭＡＲと称する）である。

【００１８】２３は主メモリ１３からの読出しデータ（
データ３２ビットとチェックビット７ビットの計３９ビ
ットからなるデータ）を保持するためのメモリリードデ
ータレジスタ（以下、ＭＲＤＲと称する）である。２４
はＭＲＤＲ２３に保持されているメモリ読出しデータ（
の３２ビットデータ部分）のエラー検出・訂正（ＥＣＣ
）を行うエラー検出・訂正器、２５はエラー検出・訂正
器２４の出力データ（３２ビット）をシステムバス１４
を介して要求元装置に送出するために保持するリードデ
ータレジスタ（以下、ＲＤＲと称する）である。

【００１９】２６はプロセッサ１１等からシステムバス
１４を介して与えられるファンクション情報を保持する
ファンクションレジスタ（以下、ＦＲと称する）である
。このファンクション情報はＭＣＵ１２の動作モードを
指示するためのもので、Ｆ０（ビット０），Ｆ１　（ビ
ット１）の２ビットで構成される。

【００２０】ここで、ファンクション情報によるＭＣＵ
１２の動作モード定義例を図３（ａ）に示す。図３（ａ
）から明らかなように本実施例では、ＭＣＵ１２に対し
て、全語（フルワード）読出し（Ｆ０　Ｆ１　＝“００
”の場合）と、全語書込み（Ｆ０Ｆ１　＝“０１”の場
合）と、本発明に直接関係する１ビット書込み（Ｆ０　
Ｆ１　＝“１１”の場合）の３種類の動作モードのいず
れかを、２ビットのファンクション情報により選択的に
指定できるようになっている。なおファンクション情報
の構成ビット数を増やすことにより、以上のモードの他
に、半語（ハーフワード）読出し、半語書込み、バイト
読出し、バイト書込み等の各動作モードも指定可能であ
るが、この種の動作モードについては説明の簡略化のた
めに省いてある。

【００２１】２７はプロセッサ１１等からシステムバス
１４を介して与えられる書込みデータ（３２ビット）を
保持するライトデータレジスタ（以下、ＷＤＲと称する
）である。この３２ビットの書込みデータは、全語書込
みの場合には、当然のことながら全語の書込みデータそ
のものを示す。これに対して１ビット書込みの場合には
、図３（ｂ）に示すように、３２ビットデータ中のビッ
ト２７〜３１の５ビットで書込み対象ビットアドレスが
指定され、ビット０で同ビットアドレスの示すビット位
置へ書込むべき１ビット書込みデータ（“０”を書込む
のか、“１”を書込むのか）が指定される。

【００２２】２８はＷＤＲ２７の内容のビット２７〜３
１で示される書込み対象ビットアドレスをデコードし、
３２ビットの出力Ｄ０　〜Ｄ３１のうちの該当するビッ
トｉ　（ｉ＝０〜３１）の出力Ｄｉ　をオンするビット
アドレスデコーダである。このデコーダ２８の論理を図
４に示す。

【００２３】２９はＦＲ２６の示すファンクション情報
（Ｆ０　Ｆ１　）によって１ビット書込みが指定されて
いる場合に、ビットアドレスデコーダ２８の出力に応じ
て、ＲＤＲ２５の出力データとＷＤＲ２７の出力データ
のモディファイを行い、書込みデータを生成する書込み
データモディファイ器である。書込みデータモディファ
イ器２９は、ＲＤＲ２５の出力データとＷＤＲ２７の出
力データのそれぞれ同一ビットｉ同士、およびＷＤＲ２
７の出力データのビット０の３ビットを入力し、いずれ
か１ビットを、ファンクション情報のビット０（Ｆ０　
）およびビットアドレスデコーダ２８の出力（ビットｉ
出力）Ｄｉ　に応じて３２ビット書込みデータのビット
ｉとして選択出力する３２個の１ビットセレクタ（図示
せず）を内蔵している。この書込みデータモディファイ
器２９の論理を図５に示す。

【００２４】３０は書込みデータモディファイ器２９か
ら出力される３２ビットの書込みデータのチェックビッ
ト（７ビット）を生成するチェックビット生成器、３１
はチェックビット生成器３０により生成されたチェック
ビットが付加された書込みデータ（メモリ書込みデータ
）を主メモリ１３に出力するために保持するメモリライ
トデータレジスタ（以下、ＭＷＤＲと称する）である。

【００２５】次に、この発明の一実施例の動作を、図１
乃至図５を適宜参照して説明する。まずプロセッサ１１
は、主メモリ１３への１ビット書込みが必要な場合には
、１ビット書込みを要求する２ビットのファンクション
情報（Ｆ０　Ｆ１　＝“１１”）をシステムバス１４を
介してＭＣＵ１２に送出する。同時にプロセッサ１１は
、書込み先の主メモリアドレス（書込み対象メモリアド
レス）、および図３（ｂ）に示す形式の３２ビットの書
込みデータをシステムバス１４を介してＭＣＵ１２に送
出する。この３２ビット書込みデータのビット０には１
ビット書込みデータ（“０”または“１”）が設定され
ており、ビット２７〜３１には、主メモリアドレスで指
定される３２ビットのワードデータ中の書込み対象ビッ
トを指定する５ビットの書込み対象ビットアドレスが設
定されている。

【００２６】プロセッサ１１からＭＣＵ１２に送出され
たファンクション情報はＦＲ２６に保持される。同様に
主メモリアドレスはＡＲ２１に、書込みデータはＷＤＲ
２７に、それぞれ保持される。

【００２７】ＭＣＵ１２は、プロセッサ１１から送られ
たファンクション情報によって１ビット書込みが要求さ
れている場合（ここでは、ファンクション情報のビット
０であるＦ０　が“１”であれば、１ビット書込み要求
であることが判別される）、ＡＲ２１に保持されている
主メモリアドレス（書込み対象メモリアドレス）をＭＡ
Ｒ２２に移す。そしてＭＣＵ１２は、ＭＡＲ２２に移し
た主メモリアドレスをドライバを介して主メモリ１３に
出力し、同アドレスで指定されるワードデータを主メモ
リ１３から読出すためのリードアクセスを行う。

【００２８】ＭＣＵ１２のリードアクセスによって主メ
モリ１３から読出された書込み対象メモリアドレスのワ
ードデータ（データ３２ビットおよびチェックビット７
ビットの計３９ビットからなるデータ）は、ＭＣＵ１２
内のＭＲＤＲ２３に保持される。エラー検出・訂正器２
４は、ＭＲＤＲ２３に保持されたワードデータの３２ビ
ットデータ部分（読出しデータ）のエラーチェックを同
部分に付されている７ビットチェックビットを用いて行
い、訂正可能なエラーがあれば訂正する周知のＥＣＣ（
エラー検出・訂正）処理を行う。

【００２９】エラー検出・訂正器２４の出力（エラー検
出・訂正後の３２ビット読出しデータ）はＲＤＲ２５に
保持される。このＲＤＲ２５に保持された読出しデータ
は、ＭＣＵ１２から読出し要求が与えられた場合には、
ドライバを通してシステムバス１４に送出され、プロセ
ッサ１１に転送される。しかし、本実施例のように１ビ
ット書込みの場合には、ＲＤＲ２５に保持された読出し
データはプロセッサ１１に転送されず、次に述べるよう
に書込みデータモディファイ器２９によるデータモディ
ファイに供される。

【００３０】さて、ＷＤＲ２７に保持された図３（ｂ）
に示す形式の書込みデータ中のビット２７〜３１の５ビ
ット、即ち書込み対象ビットアドレスは、ビットアドレ
スデコーダ２８に供給される。ビットアドレスデコーダ
２８は図４に示す論理で書込み対象ビットアドレスのデ
コードを行い、ビットアドレスがビットｉ（ｉ＝０〜３
１）を示している場合には、３２ビット出力Ｄ０　〜Ｄ
３１（ビット０〜３１）のうちのＤｉ　（ビットｉ）だ
けを“１”に設定する。

【００３１】ビットアドレスデコーダ２８のデコード結
果である３２ビット出力Ｄ０　〜Ｄ３１は書込みデータ
モディファイ器２９に供給される。書込みデータモディ
ファイ器２９には、ＦＲ２６に保持されているファンク
ション情報のビット０（Ｆ０　　）、ＲＤＲ２５に保持
されている３２ビットの読出しデータ、およびＷＤＲ２
７に保持されている３２ビットの書込みデータも供給さ
れる。

【００３２】書込みデータモディファイ器２９は、ファ
ンクション情報のビット０（Ｆ０　）およびビットアド
レスデコーダ２８の出力Ｄ０　〜Ｄ３１により、図５に
示す論理に従い、ＲＤＲ２５からの読出しデータとＷＤ
Ｒ２７からの書込みデータのモディファイを行う。

【００３３】即ち書込みデータモディファイ器２９は、
Ｆ０　が“０”となる全語書込み要求の場合には、ＷＤ
Ｒ２７の３２ビット出力の全ビットをそのまま書込みデ
ータとして選択する。これに対しＦ０　が“１”となる
１ビット書込み要求の場合には、書込みデータモディフ
ァイ器２９は、出力すべき３２ビット（書込みデータ）
のうち、ビットアドレスデコーダ２８の出力Ｄ０　〜Ｄ
３１（ビット０〜３１）で値が“１”になっているビッ
トｉ（Ｄｉ　）に相当する出力ビット（書込みビット）
ｉのみ、ＷＤＲ２７の出力のビット０の１ビット書込み
データを選択し、それ以外の出力ビット（書込みビット
）については、ＲＤＲ２５の出力の該当ビットをそれぞ
れ選択する。

【００３４】書込みデータモディファイ器２９により選
択された３２ビットデータ（書込みデータ）はチェック
ビット生成器３０に供給される。チェックビット生成器
３０は、この３２ビットデータをもとに同データに対す
る７ビットのチェックビットを生成する。このチェック
ビットおよび書込みデータモディファイ器２９からの３
２ビットデータは、メモリ書込みデータ（３９ビット）
としてＭＷＤＲ３１に保持された後、ドライバを通して
主メモリ１３に送られる。そして主メモリ１３に送られ
たメモリ書込みデータは、ＭＡＲ２２から主メモリ１３
に送られる主メモリアドレス（書込み対象アドレス）で
指定される主メモリ１３内ワード位置に書込まれる。

【００３５】

【発明の効果】以上詳述したようにこの発明によれば、
１ワードが複数ビットで構成されるメモリに対する１ビ
ット書込みに必要なデータモディファイを、メモリ利用
装置からの１ビット書込み要求に応じてメモリ制御装置
にて行う構成としたので、メモリ利用装置自身がデータ
モディファイを行う従来方式に比べて、処理手順が簡略
化され、処理時間を短縮することができる。また、メモ
リ制御装置でのデータモディファイをハードウェア処理
により行う構成とすることにより、１ビット書込みの一
層の高速化を図ることができる。

【図面の簡単な説明】

【図１】この発明を適用する計算機システムの一実施例
を示すブロック構成図。

【図２】図１のＭＣＵ１２の内部構成を示すブロック図
。

【図３】同実施例におけるファンクション情報の定義例
と１ビット書込み要求時の書込みデータのフォーマット
を示す図。

【図４】図２のビットアドレスデコーダ２８の論理を示
す図。

【図５】図２の書込みデータモディファイ器２９の論理
を示す図。

【図６】本発明方式による１ビット書込みの処理時間と
従来方式による１ビット書込みの処理時間との違いを説
明するための図。

【図７】従来の１ビット書込みを説明するためのブロッ
ク構成図。

【符号の説明】

１１…プロセッサ（メモリ利用装置）、１２…主メモリ
制御装置（ＭＣＵ）、１３…主メモリ、１４…システム
バス、２５…リードデータレジスタ（ＲＤＲ）、２６…
ファンクションレジスタ（ＦＲ）、２７…ライトデータ
レジスタ（ＷＤＲ）、２８…ビットアドレスデコーダ、
２９…書込みデータモディファイ器（データ選択器）。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　メモリと、このメモリを利用するメモ
   リ利用装置と、このメモリ利用装置からのメモリアクセ
   ス要求を受けて上記メモリの読出し／書込みを制御する
   メモリ制御装置とを備えたシステムにおいて、上記メモ
   リへの１ビット書込みの必要時に、上記メモリ利用装置
   から上記メモリ制御装置に対し、１ビット書込み要求と
   、書込み対象メモリアドレスと、同メモリアドレスで指
   定されるワードデータ中の書込み対象ビットを指定する
   書込み対象ビットアドレス並びに１ビット書込みデータ
   を所定フィールドに持つ書込みデータとを与える１ビッ
   ト書込み要求手段と、上記メモリ制御装置に設けられ、
   上記メモリ利用装置から上記１ビット書込み要求が与え
   られた場合に、同要求と共に与えられた上記書込み対象
   メモリアドレスで指定されるワードデータを上記メモリ
   から読出し、その読出しデータのうち、同要求と共に与
   えられた上記書込み対象ビットアドレスで指定される書
   込み対象ビットを、同要求と共に与えられた上記１ビッ
   ト書込みデータに置換える手段と、を具備し、上記メモ
   リ制御装置にて上記書込み対象ビットが１ビット書込み
   データに置換えられた上記読出しデータを書込みデータ
   として、上記メモリの元のアドレスに書込むようにした
   ことを特徴とする１ビット書込み処理方式。
2. 【請求項２】　　メモリと、このメモリを利用するメモ
   リ利用装置と、このメモリ利用装置からのメモリアクセ
   ス要求を受けて上記メモリの読出し／書込みを制御する
   メモリ制御装置とを備えたシステムにおいて、上記メモ
   リへの１ビット書込みの必要時に、上記メモリ利用装置
   から上記メモリ制御装置に対し、１ビット書込み要求と
   、書込み対象メモリアドレスと、同メモリアドレスで指
   定されるワードデータ中の書込み対象ビットを指定する
   書込み対象ビットアドレス並びに１ビット書込みデータ
   を所定フィールドに持つ書込みデータとを与える１ビッ
   ト書込み要求手段と、上記メモリ制御装置に設けられ、
   上記メモリ利用装置から与えられた書込みデータ中の上
   記書込み対象ビットアドレスをデコードして書込み対象
   ビットを指定するビットアドレスデコーダと、上記メモ
   リ利用装置から上記１ビット書込み要求が与えられた場
   合に、同要求と共に与えられた上記書込み対象メモリア
   ドレスで指定されるワードデータを上記メモリから読出
   す手段と、上記メモリ利用装置から上記１ビット書込み
   要求が与えられた場合に、上記ビットアドレスデコーダ
   のデコード結果によって指定される書込み対象ビット以
   外のビットについては上記メモリからの読出しワードデ
   ータの該当ビットを選択し、書込み対象ビットについて
   は上記１ビット書込み要求と共に与えられた上記１ビッ
   ト書込みデータを選択するデータ選択器と、を具備し、
   １ビット書込みのためのデータモディファイを上記メモ
   リ利用装置からの１ビット書込み要求に応じて上記メモ
   リ制御装置の上記データ選択器にて行い、このデータ選
   択器の選択出力データを書込みデータとして上記メモリ
   の書込み対象メモリアドレスに書込むようにしたことを
   特徴とする１ビット書込み処理方式。