JPH0954694A - パイプラインプロセッサおよびその処理方法 - Google Patents
パイプラインプロセッサおよびその処理方法Info
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- JPH0954694A JPH0954694A JP20888995A JP20888995A JPH0954694A JP H0954694 A JPH0954694 A JP H0954694A JP 20888995 A JP20888995 A JP 20888995A JP 20888995 A JP20888995 A JP 20888995A JP H0954694 A JPH0954694 A JP H0954694A
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- 238000003672 processing method Methods 0.000 title claims description 13
- 238000000034 method Methods 0.000 claims abstract description 16
- 230000003139 buffering effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】パイプライン制御のＣＩＳＣ型プロセッサにお
いて、リード・モディフアイライト命令の実行に伴うハ
ザードを効率良く検出する手段を提供し、プロセッサの
性能向上を実現する。 【解決手段】キャッシュメモリのエントリ毎にセット・
リセット可能なＬフラグ２０４を備える。ＲＭＷ命令の
実行中のキャッシュリードステージ１１３においてＬフ
ラグ２０４をセットするステップＳ１４と、シャッシュ
ライトステージ１１５のデータ書込完了後にＬフラグ２
０４をリセットするステップＳ１７とを含む。
いて、リード・モディフアイライト命令の実行に伴うハ
ザードを効率良く検出する手段を提供し、プロセッサの
性能向上を実現する。 【解決手段】キャッシュメモリのエントリ毎にセット・
リセット可能なＬフラグ２０４を備える。ＲＭＷ命令の
実行中のキャッシュリードステージ１１３においてＬフ
ラグ２０４をセットするステップＳ１４と、シャッシュ
ライトステージ１１５のデータ書込完了後にＬフラグ２
０４をリセットするステップＳ１７とを含む。
Description
【０００１】
【発明の属する技術分野】本発明はパイプラインプロセ
ッサおよびその処理方法に関し、特にリードモディファ
イライト処理を行うＣＩＳＣ型のパイプラインプロセッ
サおよびその処理方法に関する。
ッサおよびその処理方法に関し、特にリードモディファ
イライト処理を行うＣＩＳＣ型のパイプラインプロセッ
サおよびその処理方法に関する。
【０００２】
【従来の技術】この種のＣＩＳＣ型のパイプラインプロ
ッセッサは、命令の解釈・実行を複数の手順（以下、ス
テージ）に分割し、それらのステージを並列に実行する
ことにより、複数個の命令の同時実行を実現している。
なお、この後の説明では、説明の便宜上、アクセス対象
メモリ上のデータはすべてキャッシュメモリ（以下キャ
ッシュ）内に複写されているものとする。
ッセッサは、命令の解釈・実行を複数の手順（以下、ス
テージ）に分割し、それらのステージを並列に実行する
ことにより、複数個の命令の同時実行を実現している。
なお、この後の説明では、説明の便宜上、アクセス対象
メモリ上のデータはすべてキャッシュメモリ（以下キャ
ッシュ）内に複写されているものとする。
【０００３】一般的なパイプラインプロセッサの動作を
説明するためのプログラムの一例およびこのプログラム
の各命令のパイプラインステージの構成を示す図４
（Ａ）〜（Ｃ）を参照すると、（Ａ）に示すプログラム
は命令１１，１２から成り、命令１１（ＩＮＣ ［１２
３４］）は、メモリの１２３４番地の内容に１を加算
し、その加算結果を元の１２３４番地に再び書き戻す動
作を行うことを指示するリードモディファイライト（Ｒ
ＭＷ）命令である。命令１２（ＭＯＶ Ａ，［１２３
４］）は、メモリの１２３４番地の内容を読出し、プロ
セッサのレジスタＡにその内容を書込むことを指示する
ムーブ（ＭＶ）命令である。メモリの１２３４番地に数
値１００が予め書込まれていると、命令１１の実行によ
り、メモリの１２３４番地の内容は１０１に変化する。
次に命令１２を実行すると、メモリの１２３４番地から
読みだされた数値１０１がレジスタＡに書込まれる。
説明するためのプログラムの一例およびこのプログラム
の各命令のパイプラインステージの構成を示す図４
（Ａ）〜（Ｃ）を参照すると、（Ａ）に示すプログラム
は命令１１，１２から成り、命令１１（ＩＮＣ ［１２
３４］）は、メモリの１２３４番地の内容に１を加算
し、その加算結果を元の１２３４番地に再び書き戻す動
作を行うことを指示するリードモディファイライト（Ｒ
ＭＷ）命令である。命令１２（ＭＯＶ Ａ，［１２３
４］）は、メモリの１２３４番地の内容を読出し、プロ
セッサのレジスタＡにその内容を書込むことを指示する
ムーブ（ＭＶ）命令である。メモリの１２３４番地に数
値１００が予め書込まれていると、命令１１の実行によ
り、メモリの１２３４番地の内容は１０１に変化する。
次に命令１２を実行すると、メモリの１２３４番地から
読みだされた数値１０１がレジスタＡに書込まれる。
【０００４】命令１１（ＩＮＣ ［１２３４］）の動作
タイミングを示す図４（Ｂ）を参照すると、この図で示
す時間の経過は左から右の方向であり、この命令１１は
その解釈・実行がオペコードフエッチステージ１１１
と、デコードステージ１１２と、キャッシュリードステ
ージ１１３と、演算ステージ１１４と、キャッシュライ
トステージ１１５との５個のステージに分割されてい
る。プロセッサはそれぞれのステージ１１１〜１１５を
左から右の方向へ実行する。
タイミングを示す図４（Ｂ）を参照すると、この図で示
す時間の経過は左から右の方向であり、この命令１１は
その解釈・実行がオペコードフエッチステージ１１１
と、デコードステージ１１２と、キャッシュリードステ
ージ１１３と、演算ステージ１１４と、キャッシュライ
トステージ１１５との５個のステージに分割されてい
る。プロセッサはそれぞれのステージ１１１〜１１５を
左から右の方向へ実行する。
【０００５】図４（Ｂ）を参照して命令１１の実行を各
ステージに沿って説明すると、最初に、プロセッサはオ
ペコードフエッチステージ１１１でメモリから命令１１
の機械語を読出す。ただし、プロッセッサはこの段階で
はこの読出した機械語が命令１１であることは判らな
い。次のデコードステージ１１２で先に読込んだ機械語
をデコードし、プロセッサは命令１１であること、すな
はち実行すべき動作を認識する。次のキャッシュリード
ステージ１１３で、キャッシュメモリに存在するデータ
をリードし、プロセッサ内の一時作業用のレジスタｔｍ
ｐ（図示省略）にロードする。次の演算ステージ１１４
でレジスタｔｍｐの内容に１を加算する。次のキャッシ
ュライトステージ１１５でレジスタｔｍｐの内容を元の
アドレスに書戻す。
ステージに沿って説明すると、最初に、プロセッサはオ
ペコードフエッチステージ１１１でメモリから命令１１
の機械語を読出す。ただし、プロッセッサはこの段階で
はこの読出した機械語が命令１１であることは判らな
い。次のデコードステージ１１２で先に読込んだ機械語
をデコードし、プロセッサは命令１１であること、すな
はち実行すべき動作を認識する。次のキャッシュリード
ステージ１１３で、キャッシュメモリに存在するデータ
をリードし、プロセッサ内の一時作業用のレジスタｔｍ
ｐ（図示省略）にロードする。次の演算ステージ１１４
でレジスタｔｍｐの内容に１を加算する。次のキャッシ
ュライトステージ１１５でレジスタｔｍｐの内容を元の
アドレスに書戻す。
【０００６】命令１２（ＭＯＶ Ａ，［１２３４］）の
動作タイミングを示す図４（Ｃ）を参照すると、この図
に示す命令１２はその解釈・実行がオペコードフエッチ
ステージ１２１と、デコードステージ１２２と、キャッ
シュリードステージ１２３と、演算ステージ１２４との
４個のステージに分割されている。
動作タイミングを示す図４（Ｃ）を参照すると、この図
に示す命令１２はその解釈・実行がオペコードフエッチ
ステージ１２１と、デコードステージ１２２と、キャッ
シュリードステージ１２３と、演算ステージ１２４との
４個のステージに分割されている。
【０００７】図４（Ｃ）を参照して命令１２の実行を各
ステージに沿って説明すると、まず、オペコードフエッ
チステージ１２１およびデコードステージ１２２までは
命令１１と同一である。次のキャッシュリードステージ
１２３で、キャッシュメモリから指定されたアドレスの
データを作業用のレジスタｔｍｐにロードする。次の演
算ステージ１２４で、レジスタｔｍｐからレジスタＡに
値を複写する。
ステージに沿って説明すると、まず、オペコードフエッ
チステージ１２１およびデコードステージ１２２までは
命令１１と同一である。次のキャッシュリードステージ
１２３で、キャッシュメモリから指定されたアドレスの
データを作業用のレジスタｔｍｐにロードする。次の演
算ステージ１２４で、レジスタｔｍｐからレジスタＡに
値を複写する。
【０００８】以上、説明した図４（Ａ）のＲＭＷ命令を
含むプログラムを単純にパイプライン演算実行すると、
図５（Ａ）で示すタイミングになる。しかし、このタイ
ミングではＲＭＷ命令１１の演算ステージ１１４と次の
ＭＶ命令１２のキャッシュリードステージ１２３とが同
時に実行され、最初の命令１１による更新前の１２３４
番地の内容が読出されるため誤った結果すなわちハザー
ドを発生する。すなわち、このタイミングで実行する
と、レジスタＡの内容は１００となってしまう。
含むプログラムを単純にパイプライン演算実行すると、
図５（Ａ）で示すタイミングになる。しかし、このタイ
ミングではＲＭＷ命令１１の演算ステージ１１４と次の
ＭＶ命令１２のキャッシュリードステージ１２３とが同
時に実行され、最初の命令１１による更新前の１２３４
番地の内容が読出されるため誤った結果すなわちハザー
ドを発生する。すなわち、このタイミングで実行する
と、レジスタＡの内容は１００となってしまう。
【０００９】従来のパイプラインプロセッサではこのよ
うなハザードの発生を避けるため、図４（Ａ）のＲＭＷ
命令およびＭＶ命令を含むプログラムを図５（Ｂ）に示
すようにデコードステージ１２２とキャッシュリードス
テージ１２３との間に停止ステージ１２６，１２７を挿
入したタイミングで実行する。この場合は、最初のＲＭ
Ｗ命令１１のキャッシュライトステージ１１５の実行が
完了してから、ＭＶ命令１２のキャッシュリードステー
ジ１２３を実行する。この場合、命令１２の実行は２ス
テージ分だけ停止してしまう。
うなハザードの発生を避けるため、図４（Ａ）のＲＭＷ
命令およびＭＶ命令を含むプログラムを図５（Ｂ）に示
すようにデコードステージ１２２とキャッシュリードス
テージ１２３との間に停止ステージ１２６，１２７を挿
入したタイミングで実行する。この場合は、最初のＲＭ
Ｗ命令１１のキャッシュライトステージ１１５の実行が
完了してから、ＭＶ命令１２のキャッシュリードステー
ジ１２３を実行する。この場合、命令１２の実行は２ス
テージ分だけ停止してしまう。
【００１０】従来のパイプラインプロセッサの処理方法
は、この例の最初のＲＭＷ命令１１と２番目のＭＶ命令
１２とのように同一アドレスをアクセスする場合だけで
はなく、ＲＭＷ命令とＭＶ命令の両者で異なるアドレス
をアクセスする場合においても、２つの停止ステージを
有する図５（Ｂ）に示すタイミングで実行する。一般的
には、図４（Ａ）のようなＲＭＷ命令に続いてＭＶ命令
を実行するシーケンスのプログラムコードに遭遇した場
合、ＲＭＷ命令とＭＶ命令の各々のアドレスが異なる場
合が非常に多いと考えられる。両者のアドレスが異なっ
ている場合は停止ステージを含まない図５（Ａ）のタイ
ミングで実行しても実行結果は正常である。
は、この例の最初のＲＭＷ命令１１と２番目のＭＶ命令
１２とのように同一アドレスをアクセスする場合だけで
はなく、ＲＭＷ命令とＭＶ命令の両者で異なるアドレス
をアクセスする場合においても、２つの停止ステージを
有する図５（Ｂ）に示すタイミングで実行する。一般的
には、図４（Ａ）のようなＲＭＷ命令に続いてＭＶ命令
を実行するシーケンスのプログラムコードに遭遇した場
合、ＲＭＷ命令とＭＶ命令の各々のアドレスが異なる場
合が非常に多いと考えられる。両者のアドレスが異なっ
ている場合は停止ステージを含まない図５（Ａ）のタイ
ミングで実行しても実行結果は正常である。
【００１１】したがって、必ず２つの停止ステージを含
むタイミングで実行する従来のプロセッサでは、ＲＭＷ
命令に続いてＭＶ命令を実行するシーケンスのプログラ
ムコードでは、両命令の同一アドレスのアクセスを含ま
ない多くの場合は命令実行に要するステージ数すなわち
クロック数を無用に増加させ、性能低下要因となってい
る。
むタイミングで実行する従来のプロセッサでは、ＲＭＷ
命令に続いてＭＶ命令を実行するシーケンスのプログラ
ムコードでは、両命令の同一アドレスのアクセスを含ま
ない多くの場合は命令実行に要するステージ数すなわち
クロック数を無用に増加させ、性能低下要因となってい
る。
【００１２】以上の処理に関連して、従来のパイプライ
ンプロセッサで用いられているキャッシュのエントリの
一例を示す図６を参照すると、この従来のプロセッサの
キャッシュのエントリは、そのエントリに記憶している
データ２０１と、複写元の（メイン）メモリのアドレス
２０２と、キャッシュの動作の制御用に必要な情報、こ
の例の場合はアドレス部とデータ部とそのエントリに記
録している内容が有効か無効かを示すＶビット２０３と
から成っていた。
ンプロセッサで用いられているキャッシュのエントリの
一例を示す図６を参照すると、この従来のプロセッサの
キャッシュのエントリは、そのエントリに記憶している
データ２０１と、複写元の（メイン）メモリのアドレス
２０２と、キャッシュの動作の制御用に必要な情報、こ
の例の場合はアドレス部とデータ部とそのエントリに記
録している内容が有効か無効かを示すＶビット２０３と
から成っていた。
【００１３】
【発明が解決しようとする課題】上述した従来のパイプ
ラインプロセッサおよびその処理方法は、リードモディ
フアイライト（ＲＭＷ）命令に続いてムーブ（ＭＶ）等
他処理の命令を実行する場合に確率的には非常に小さい
特殊ケースである上記ＲＭＷ命令と他処理命令の同一ア
ドレスのアクセスによるハザード発生防止のため上記Ｒ
ＭＷ命令のキャシュリードステージの終了からキャシュ
ライトステージの終了まで上記他処理の命令の実行を停
止するので、これら両命令の実行ステージ数すなわちク
ロック数が増加し性能低下の要因となるという欠点があ
った。
ラインプロセッサおよびその処理方法は、リードモディ
フアイライト（ＲＭＷ）命令に続いてムーブ（ＭＶ）等
他処理の命令を実行する場合に確率的には非常に小さい
特殊ケースである上記ＲＭＷ命令と他処理命令の同一ア
ドレスのアクセスによるハザード発生防止のため上記Ｒ
ＭＷ命令のキャシュリードステージの終了からキャシュ
ライトステージの終了まで上記他処理の命令の実行を停
止するので、これら両命令の実行ステージ数すなわちク
ロック数が増加し性能低下の要因となるという欠点があ
った。
【００１４】本発明の目的は、上記特殊ケースを効率良
く検出し命令実行クロック数を低減してプロセッサの性
能向上を実現するパイプラインプロセッサの処理方法を
提供することにある。
く検出し命令実行クロック数を低減してプロセッサの性
能向上を実現するパイプラインプロセッサの処理方法を
提供することにある。
【００１５】
【課題を解決するための手段】本発明のパイプラインプ
ロセッサは、メモリ内の任意のアドレスからデータを読
出しこの読出したデータに所定の演算処理を行ないこの
処理後のデータを前記アドレスに書込むリードモディフ
ァイライト処理を単一のリードモディファイライト命令
で実行するリードモディファイライト処理手段と、前記
メモリのバッファ用のキャッシュメモリとを備え、１つ
の処理を複数の処理ステージに分割し各々のステージ毎
に並列に処理を実行するパイプラインプロセッサにおい
て、前記キャッシュメモリのエントリ毎にセット・リセ
ット可能なフラグを備え、前記リードモディファイライ
ト命令の実行中の前記キャッシュメモリからのデータ読
出時にこのデータ対応の前記フラグをセットするフラグ
セット手段と、前記キャッシュメモリへのデータの書込
みの完了後に前記フラグをリセットするフラグリセット
手段とを備えて構成されている。
ロセッサは、メモリ内の任意のアドレスからデータを読
出しこの読出したデータに所定の演算処理を行ないこの
処理後のデータを前記アドレスに書込むリードモディフ
ァイライト処理を単一のリードモディファイライト命令
で実行するリードモディファイライト処理手段と、前記
メモリのバッファ用のキャッシュメモリとを備え、１つ
の処理を複数の処理ステージに分割し各々のステージ毎
に並列に処理を実行するパイプラインプロセッサにおい
て、前記キャッシュメモリのエントリ毎にセット・リセ
ット可能なフラグを備え、前記リードモディファイライ
ト命令の実行中の前記キャッシュメモリからのデータ読
出時にこのデータ対応の前記フラグをセットするフラグ
セット手段と、前記キャッシュメモリへのデータの書込
みの完了後に前記フラグをリセットするフラグリセット
手段とを備えて構成されている。
【００１６】本発明のパイプラインプロセッサの処理方
法は、キャッシュメモリ介してメモリ内の任意のアドレ
スからデータを読出しこの読出したデータに所定の演算
処理を行ないこの処理後のデータを前記アドレスに書込
むリードモディファイライト処理を単一のリードモディ
ファイライト命令である第１の命令で実行するとともに
このリードモディファイライト処理を前記データの読
出，演算，書込の各々に対応の第１，第２，第３の処理
ステージを含む複数の処理ステージに分割し各々のステ
ージ毎に並列に処理を実行するパイプラインプロセッサ
の処理方法において、前記キャッシュメモリのエントリ
毎にセット・リセット可能なフラグを配置し、前記第１
の処理ステージが、前記キャッシュメモリのエントリを
アクセスして前記フラグを読出すステップと、前記フラ
グのセット状態を点検するステップと、前記キャッシュ
メモリから前記データを読出すステップと、前記キャッ
シュメモリの前記フラグをセットするステップとを含
み、前記第３の処理ステージが、前記データを前記キャ
シュメモリに書込むステップと、前記キャッシュメモリ
の前記フラグをリセットするステップとを含むことを特
徴とするものである。
法は、キャッシュメモリ介してメモリ内の任意のアドレ
スからデータを読出しこの読出したデータに所定の演算
処理を行ないこの処理後のデータを前記アドレスに書込
むリードモディファイライト処理を単一のリードモディ
ファイライト命令である第１の命令で実行するとともに
このリードモディファイライト処理を前記データの読
出，演算，書込の各々に対応の第１，第２，第３の処理
ステージを含む複数の処理ステージに分割し各々のステ
ージ毎に並列に処理を実行するパイプラインプロセッサ
の処理方法において、前記キャッシュメモリのエントリ
毎にセット・リセット可能なフラグを配置し、前記第１
の処理ステージが、前記キャッシュメモリのエントリを
アクセスして前記フラグを読出すステップと、前記フラ
グのセット状態を点検するステップと、前記キャッシュ
メモリから前記データを読出すステップと、前記キャッ
シュメモリの前記フラグをセットするステップとを含
み、前記第３の処理ステージが、前記データを前記キャ
シュメモリに書込むステップと、前記キャッシュメモリ
の前記フラグをリセットするステップとを含むことを特
徴とするものである。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態を特徴
ずけるパイプラインプロセッサのキャッシュメモリ（以
下キャッシュ）のエントリを図６と共通の構成要素は共
通の文字を付して同様に模式的に示す図２を参照する
と、この実施の形態のパイプラインプロセッサのキャッ
シュのエントリには従来と共通のデータ２０１と、アド
レス２０２と、Ｖビット２０３とに加えて、リードモデ
ィファイライト（ＲＭＷ）命令の実行過程におけるアク
セス中表示用のＬフラグ２０４を追加している。
ずけるパイプラインプロセッサのキャッシュメモリ（以
下キャッシュ）のエントリを図６と共通の構成要素は共
通の文字を付して同様に模式的に示す図２を参照する
と、この実施の形態のパイプラインプロセッサのキャッ
シュのエントリには従来と共通のデータ２０１と、アド
レス２０２と、Ｖビット２０３とに加えて、リードモデ
ィファイライト（ＲＭＷ）命令の実行過程におけるアク
セス中表示用のＬフラグ２０４を追加している。
【００１８】また、本実施の形態では、説明の便宜上プ
ログラムおよびこのプログラムの各命令の構成ステージ
を従来と共通の図４（Ａ）〜（Ｃ）に示したものとす
る。すなわち、プログラムはＲＭＷ命令１１（ＩＮＣ
［１２３４］）と、ＭＶ命令１２（ＭＯＶ Ａ，［１２
３４］）とから成り、命令１１はオペコードフエッチス
テージ１１１と、デコードステージ１１２と、キャッシ
ュリードステージ１１３と、演算ステージ１１４と、キ
ャッシュライトステージ１１５との５個のステージに分
割されている。命令１２はオペコードフエッチステージ
１２１と、デコードステージ１２２と、キャッシュリー
ドステージ１２３と、演算ステージ１２４との４個のス
テージに分割されている。
ログラムおよびこのプログラムの各命令の構成ステージ
を従来と共通の図４（Ａ）〜（Ｃ）に示したものとす
る。すなわち、プログラムはＲＭＷ命令１１（ＩＮＣ
［１２３４］）と、ＭＶ命令１２（ＭＯＶ Ａ，［１２
３４］）とから成り、命令１１はオペコードフエッチス
テージ１１１と、デコードステージ１１２と、キャッシ
ュリードステージ１１３と、演算ステージ１１４と、キ
ャッシュライトステージ１１５との５個のステージに分
割されている。命令１２はオペコードフエッチステージ
１２１と、デコードステージ１２２と、キャッシュリー
ドステージ１２３と、演算ステージ１２４との４個のス
テージに分割されている。
【００１９】次に、本実施の形態のパイプラインプロセ
ッサの従来と共通のＲＭＷ命令１１の実行手順をフロー
チャートで示す図１（Ａ）を参照すると、この図に示す
本実施の形態のパイプラインプロセッサのＲＭＷ命令１
１の実行手順は、キャッシュリードステージ１１３がキ
ャッシュアクセス（ステップＳ１１）とＬフラグ２０４
のセット確認（ステップＳ１２）とデータリード（ステ
ップＳ１３）とＬフラグ２０４のセット（ステップＳ１
４）を、演算ステージ１１４が演算実行（ステップＳ１
５）を、キャッシュライトステージ１１５がキャッシュ
へのデータライト（ステップＳ１６）とＬフラグ２０４
のリセット（ステップＳ１７）をそれぞれ含む。
ッサの従来と共通のＲＭＷ命令１１の実行手順をフロー
チャートで示す図１（Ａ）を参照すると、この図に示す
本実施の形態のパイプラインプロセッサのＲＭＷ命令１
１の実行手順は、キャッシュリードステージ１１３がキ
ャッシュアクセス（ステップＳ１１）とＬフラグ２０４
のセット確認（ステップＳ１２）とデータリード（ステ
ップＳ１３）とＬフラグ２０４のセット（ステップＳ１
４）を、演算ステージ１１４が演算実行（ステップＳ１
５）を、キャッシュライトステージ１１５がキャッシュ
へのデータライト（ステップＳ１６）とＬフラグ２０４
のリセット（ステップＳ１７）をそれぞれ含む。
【００２０】次に、図１（Ａ）を参照して本実施の形態
のパイプラインプロセッサの処理について説明すると、
まず、キャッシュリードステージ１１３では、キャッシ
ュメモリのＬフラグ２０４をリード（ステップＳ１１）
し、１のセットの有無をチェックする（ステップＳ１
２）。１がセットされている場合は再度Ｌフラグ２０４
のリード（ステップＳ１１）・判定（ステップＳ１２）
を行う。Ｌフラグ２０４がセット（１）状態である限り
キャッシュリードステージ１１３を終了することはな
い。リセット（０）状態の場合は、キャッシュからデー
タを読みだして（ステップＳ１３）ｔｍｐレジスタに転
送する。その後キャッシュのＬフラグ２０４を１にセッ
トして（ステップＳ１４）、キャッシュリードステージ
１１３の実行を終了する。次の演算ステージ１１４で
は、ｔｍｐレジスタに１を加算する（ステップＳ１５）
だけで、従来のプロセッサの動作と同一である。最後の
キャッシュライトステージ１１５では、最初にキャッシ
ュにデータを書込む（ステップＳ１６）。次にキャッシ
ュ内のＬフラグ２０４を０にリセットする（ステップＳ
１７）。
のパイプラインプロセッサの処理について説明すると、
まず、キャッシュリードステージ１１３では、キャッシ
ュメモリのＬフラグ２０４をリード（ステップＳ１１）
し、１のセットの有無をチェックする（ステップＳ１
２）。１がセットされている場合は再度Ｌフラグ２０４
のリード（ステップＳ１１）・判定（ステップＳ１２）
を行う。Ｌフラグ２０４がセット（１）状態である限り
キャッシュリードステージ１１３を終了することはな
い。リセット（０）状態の場合は、キャッシュからデー
タを読みだして（ステップＳ１３）ｔｍｐレジスタに転
送する。その後キャッシュのＬフラグ２０４を１にセッ
トして（ステップＳ１４）、キャッシュリードステージ
１１３の実行を終了する。次の演算ステージ１１４で
は、ｔｍｐレジスタに１を加算する（ステップＳ１５）
だけで、従来のプロセッサの動作と同一である。最後の
キャッシュライトステージ１１５では、最初にキャッシ
ュにデータを書込む（ステップＳ１６）。次にキャッシ
ュ内のＬフラグ２０４を０にリセットする（ステップＳ
１７）。
【００２１】次に、本実施の形態のパイプラインプロセ
ッサのＭＶ命令１２の実行手順をフローチャートで示す
図１（Ｂ）を参照すると、この図に示すＭＶ命令１２の
実行手順は、キャッシュリードステージ１２３がキャッ
シュアクセス（ステップＳ２１）とＬフラグ２０４のセ
ット確認（ステップＳ２２）とデータリード（ステップ
Ｓ２３）を、演算ステージ１２４が演算実行（ステップ
Ｓ２４）をそれぞれ含む。
ッサのＭＶ命令１２の実行手順をフローチャートで示す
図１（Ｂ）を参照すると、この図に示すＭＶ命令１２の
実行手順は、キャッシュリードステージ１２３がキャッ
シュアクセス（ステップＳ２１）とＬフラグ２０４のセ
ット確認（ステップＳ２２）とデータリード（ステップ
Ｓ２３）を、演算ステージ１２４が演算実行（ステップ
Ｓ２４）をそれぞれ含む。
【００２２】次に、図１（Ｂ）を参照して本実施の形態
のパイプラインプロセッサの処理について説明すると、
まず、キャッシュリードステージ１２３では、キャッシ
ュのＬフラグ２０４をリードし（ステップＳ２１）、１
のセットの有無をチェックする（ステップＳ２２）。１
がセットされている場合は再度Ｌフラグ２０４のリード
（ステップＳ２１）・判定（ステップＳ２２）を行う。
Ｌフラグ２０４がセット（１）状態である限りキャッシ
ュリードステージ１２３を終了することはない。リセッ
ト（０）状態の場合は、キャッシュからデータを読みだ
して（ステップＳ２３）ｔｍｐレジスタに転送し、キャ
ッシュリードステージ１２３の実行を終了する。次の演
算ステージ１２４では、ｔｍｐレジスタからＡレジスタ
に転送して（ステップＳ２４）、この演算ステージ１２
４を終了する。
のパイプラインプロセッサの処理について説明すると、
まず、キャッシュリードステージ１２３では、キャッシ
ュのＬフラグ２０４をリードし（ステップＳ２１）、１
のセットの有無をチェックする（ステップＳ２２）。１
がセットされている場合は再度Ｌフラグ２０４のリード
（ステップＳ２１）・判定（ステップＳ２２）を行う。
Ｌフラグ２０４がセット（１）状態である限りキャッシ
ュリードステージ１２３を終了することはない。リセッ
ト（０）状態の場合は、キャッシュからデータを読みだ
して（ステップＳ２３）ｔｍｐレジスタに転送し、キャ
ッシュリードステージ１２３の実行を終了する。次の演
算ステージ１２４では、ｔｍｐレジスタからＡレジスタ
に転送して（ステップＳ２４）、この演算ステージ１２
４を終了する。
【００２３】次に、本実施の形態のパイプラインプロセ
ッサの処理方法におけるハザードの検出およびその処理
手順について説明すると、上述の従来の技術で説明した
ように、ＲＭＷ命令１１とこれに続くＭＶ命令１２とか
ら成る図４（Ａ）のようなプログラムにおいて、ＲＭＷ
命令１１とＭＶ命令１２とのアクセス対象アドレスが異
なる場合は、従来の理想的な動作タイミングである図５
（Ａ）のタイミングで処理を実行しても全く問題は無
い。
ッサの処理方法におけるハザードの検出およびその処理
手順について説明すると、上述の従来の技術で説明した
ように、ＲＭＷ命令１１とこれに続くＭＶ命令１２とか
ら成る図４（Ａ）のようなプログラムにおいて、ＲＭＷ
命令１１とＭＶ命令１２とのアクセス対象アドレスが異
なる場合は、従来の理想的な動作タイミングである図５
（Ａ）のタイミングで処理を実行しても全く問題は無
い。
【００２４】一方、ＲＭＷ命令１１とＭＶ命令１２との
アクセス対象アドレスが同一の場合の実行タイミングを
示す図３を参照すると、上述のように、ＲＭＷ命令１１
はキャッシュリードステージ１１３で該当するエントリ
のＬフラグ２０４を１にセットする。次の演算ステージ
１１４は、ＭＶ命令１２のキャッシュリードステージ１
２３と並列に実行される。しかし、このキャッシュリー
ドステージ１２３で読出したＬフラグ２０４は１にセッ
トされている。したがって、ＭＶ命令１１はこのキャッ
シュリードステージ１２３を終了できず、次の演算ステ
ージ１２４に進むことができない。上記Ｌフラグ２０４
はＲＭＷ命令１１のキャッシュライトステージ１１５に
なって始めて０にリセットされるため、ＭＶ命令１２の
キャッシュリードステージ１２３でＬフラグ２０４のリ
セット状態を確認し、データの読出可能となるのはＲＭ
Ｗ命令１１の実行が終了してからである。したがって、
プロセッサは上記プログラムを正常に実行できる。
アクセス対象アドレスが同一の場合の実行タイミングを
示す図３を参照すると、上述のように、ＲＭＷ命令１１
はキャッシュリードステージ１１３で該当するエントリ
のＬフラグ２０４を１にセットする。次の演算ステージ
１１４は、ＭＶ命令１２のキャッシュリードステージ１
２３と並列に実行される。しかし、このキャッシュリー
ドステージ１２３で読出したＬフラグ２０４は１にセッ
トされている。したがって、ＭＶ命令１１はこのキャッ
シュリードステージ１２３を終了できず、次の演算ステ
ージ１２４に進むことができない。上記Ｌフラグ２０４
はＲＭＷ命令１１のキャッシュライトステージ１１５に
なって始めて０にリセットされるため、ＭＶ命令１２の
キャッシュリードステージ１２３でＬフラグ２０４のリ
セット状態を確認し、データの読出可能となるのはＲＭ
Ｗ命令１１の実行が終了してからである。したがって、
プロセッサは上記プログラムを正常に実行できる。
【００２５】このように、キャッシュリードステージ
で、キャッシュのエントリ内のＬフラグ２０４の値を点
検することによりハザードを効率良く検出できる。
で、キャッシュのエントリ内のＬフラグ２０４の値を点
検することによりハザードを効率良く検出できる。
【００２６】
【発明の効果】以上説明したように、本発明のパイプラ
インプロセッサおよびその処理方法は、キャッシュメモ
リのエントリ毎にセット・リセット可能なフラグを備
え、リードモディファイライト命令の実行中のデータ読
出時に対応のフラグをセットし、データの書込みの完了
後に上記フラグをリセットすることによりこのフラグの
値を点検して、同一アドレスアクセスに起因するハザー
ドを効率良く検出することができるので、処理の大半を
占めハザードの発生のおそれがない異アドレスアクセス
の処理を高速化できるという効果がある。
インプロセッサおよびその処理方法は、キャッシュメモ
リのエントリ毎にセット・リセット可能なフラグを備
え、リードモディファイライト命令の実行中のデータ読
出時に対応のフラグをセットし、データの書込みの完了
後に上記フラグをリセットすることによりこのフラグの
値を点検して、同一アドレスアクセスに起因するハザー
ドを効率良く検出することができるので、処理の大半を
占めハザードの発生のおそれがない異アドレスアクセス
の処理を高速化できるという効果がある。
【図１】本発明の一実施の形態のパイプラインプロセッ
サの処理方法を示すフローチャートである。
サの処理方法を示すフローチャートである。
【図２】本実施の形態を特徴ずけるキャッシュメモリの
エントリの構成を模式的に示す説明図である。
エントリの構成を模式的に示す説明図である。
【図３】本実施の形態のＲＭＷ命令とＭＶ命令とのアク
セス対象アドレスが同一の場合の実行タイミングを示す
タイムチャートである。
セス対象アドレスが同一の場合の実行タイミングを示す
タイムチャートである。
【図４】一般的なパイプラインプロセッサの動作を説明
するためのプログラムの一例およびこのプログラムの各
命令の対応のパイプラインステージの構成を示す図であ
る。
するためのプログラムの一例およびこのプログラムの各
命令の対応のパイプラインステージの構成を示す図であ
る。
【図５】従来のパイプラインプロセッサの実行タイミン
グの一例を示すタイムチャートである。
グの一例を示すタイムチャートである。
【図６】従来のパイプラインプロセッサのキャッシュメ
モリのエントリの構成を模式的に示す説明図である。
モリのエントリの構成を模式的に示す説明図である。
１１ ＲＭＷ命令 １２ ＭＶ命令 １１１，１２１ オペコードフエッチステージ １１２，１２２ デコードステージ １１３，１２３ キャッシュリードステージ １１４，１２４ 演算ステージ １１５ キャッシュライトステージ ２０１ アドレス ２０２ データ ２０３ Ｖビット ２０４ Ｌフラグ
Claims (2)
- 【請求項１】 メモリ内の任意のアドレスからデータを
読出しこの読出したデータに所定の演算処理を行ないこ
の処理後のデータを前記アドレスに書込むリードモディ
ファイライト処理を単一のリードモディファイライト命
令で実行するリードモディファイライト処理手段と、前
記メモリのバッファ用のキャッシュメモリとを備え、１
つの処理を複数の処理ステージに分割し各々のステージ
毎に並列に処理を実行するパイプラインプロセッサにお
いて、 前記キャッシュメモリのエントリ毎にセット・リセット
可能なフラグを備え、 前記リードモディファイライト命令の実行中の前記キャ
ッシュメモリからのデータ読出時にこのデータ対応の前
記フラグをセットするフラグセット手段と、 前記キャッシュメモリへのデータの書込みの完了後に前
記フラグをリセットするフラグリセット手段とを備える
ことを特徴とするパイプラインプロセッサ。 - 【請求項２】 キャッシュメモリ介してメモリ内の任意
のアドレスからデータを読出しこの読出したデータに所
定の演算処理を行ないこの処理後のデータを前記アドレ
スに書込むリードモディファイライト処理を単一のリー
ドモディファイライト命令である第１の命令で実行する
とともにこのリードモディファイライト処理を前記デー
タの読出，演算，書込の各々に対応の第１，第２，第３
の処理ステージを含む複数の処理ステージに分割し各々
のステージ毎に並列に処理を実行するパイプラインプロ
セッサの処理方法において、 前記キャッシュメモリのエントリ毎にセット・リセット
可能なフラグを配置し、 前記第１の処理ステージが、前記キャッシュメモリのエ
ントリをアクセスして前記フラグを読出すステップと、 前記フラグのセット状態を点検するステップと、 前記キャッシュメモリから前記データを読出すステップ
と、 前記キャッシュメモリの前記フラグをセットするステッ
プとを含み、 前記第３の処理ステージが、前記データを前記キャシュ
メモリに書込むステップと、 前記キャッシュメモリの前記フラグをリセットするステ
ップとを含むことを特徴とするパイプラインプロセッサ
の処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20888995A JPH0954694A (ja) | 1995-08-16 | 1995-08-16 | パイプラインプロセッサおよびその処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20888995A JPH0954694A (ja) | 1995-08-16 | 1995-08-16 | パイプラインプロセッサおよびその処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0954694A true JPH0954694A (ja) | 1997-02-25 |
Family
ID=16563809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20888995A Pending JPH0954694A (ja) | 1995-08-16 | 1995-08-16 | パイプラインプロセッサおよびその処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0954694A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100491323B1 (ko) * | 2002-03-13 | 2005-05-24 | (주) 네오시스트 | 독립 파이프라인에 의한 저장 방식을 갖는 전자 계산기 |
| US6959367B2 (en) | 2001-12-25 | 2005-10-25 | Kabushiki Kaisha Toshiba | System having read-modify-write unit |
| JP2012123719A (ja) * | 2010-12-10 | 2012-06-28 | Hitachi Ltd | プログラマブルコントローラ |
| US8645796B2 (en) | 2010-06-24 | 2014-02-04 | International Business Machines Corporation | Dynamic pipeline cache error correction |
-
1995
- 1995-08-16 JP JP20888995A patent/JPH0954694A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6959367B2 (en) | 2001-12-25 | 2005-10-25 | Kabushiki Kaisha Toshiba | System having read-modify-write unit |
| KR100491323B1 (ko) * | 2002-03-13 | 2005-05-24 | (주) 네오시스트 | 독립 파이프라인에 의한 저장 방식을 갖는 전자 계산기 |
| US8645796B2 (en) | 2010-06-24 | 2014-02-04 | International Business Machines Corporation | Dynamic pipeline cache error correction |
| JP2012123719A (ja) * | 2010-12-10 | 2012-06-28 | Hitachi Ltd | プログラマブルコントローラ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981027 |