JPH04242307A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPH04242307A JPH04242307A JP3003578A JP357891A JPH04242307A JP H04242307 A JPH04242307 A JP H04242307A JP 3003578 A JP3003578 A JP 3003578A JP 357891 A JP357891 A JP 357891A JP H04242307 A JPH04242307 A JP H04242307A
- Authority
- JP
- Japan
- Prior art keywords
- amplifier circuit
- voltage source
- feedback
- input
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000003990 capacitor Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000009467 reduction Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は増幅回路に関し、特に、
Ｂａｌａｎｃｅｄ Ｔｒａｎｓｆｏｒｍｅｒ−ｌｅｓ
ｓ（通常ＢＴＬといい以下この略号を使う）方式の増幅
回路に関する。
Ｂａｌａｎｃｅｄ Ｔｒａｎｓｆｏｒｍｅｒ−ｌｅｓ
ｓ（通常ＢＴＬといい以下この略号を使う）方式の増幅
回路に関する。
【０００２】
【従来の技術】いわゆるＢＴＬ方式の増幅回路とは、２
組の増幅器を用い、それぞれの増幅器の出力における信
号の位相が互に逆になる様に駆動し、その出力端子間に
負荷を接続することにより、単体増幅器の２倍の出力電
圧を負荷に供給できる様にし、負荷のインピータンスが
同じなら、単体増幅器の４倍の電力信号を取り出すこと
ができる様に構成した増幅器のことである。
組の増幅器を用い、それぞれの増幅器の出力における信
号の位相が互に逆になる様に駆動し、その出力端子間に
負荷を接続することにより、単体増幅器の２倍の出力電
圧を負荷に供給できる様にし、負荷のインピータンスが
同じなら、単体増幅器の４倍の電力信号を取り出すこと
ができる様に構成した増幅器のことである。
【０００３】このような従来のＢＴＬ方式増幅回路の一
例を示すと、図３の様な回路構成となっている。
例を示すと、図３の様な回路構成となっている。
【０００４】図３において、この回路は、抵抗１５７，
１５８を介してエミッタ共通で定電流源１６３に接続さ
れたＰＮＰトランジスタ１５１，１５２のコレクタに負
荷抵抗１５９，１６０を接続し、ＰＮＰトランジスタ１
５１，１５２のコレクタを第１および第２の出力とする
差動増幅器１５０と、ＰＮＰトランジスタ１５３，１５
４，１５５，１５６，およびダイオード１６９，１７０
，１７１，１７２，および定電流源１６２，１６４，１
６５，１６６で構成されているレベルシフト回路と、差
動増幅器１５０の第１の出力を入力とし、帰還抵抗１８
５，１８６を有する第１の負帰還増幅回路１７３と、第
２の出力を入力とし、帰還抵抗１８７，１８８を有する
第２の負帰還増幅回路１７４と、中点設定用定電流源１
６７，１６８，およびコンデンサ１８３，１８４，およ
び端子１８１，１８２とで構成されている。
１５８を介してエミッタ共通で定電流源１６３に接続さ
れたＰＮＰトランジスタ１５１，１５２のコレクタに負
荷抵抗１５９，１６０を接続し、ＰＮＰトランジスタ１
５１，１５２のコレクタを第１および第２の出力とする
差動増幅器１５０と、ＰＮＰトランジスタ１５３，１５
４，１５５，１５６，およびダイオード１６９，１７０
，１７１，１７２，および定電流源１６２，１６４，１
６５，１６６で構成されているレベルシフト回路と、差
動増幅器１５０の第１の出力を入力とし、帰還抵抗１８
５，１８６を有する第１の負帰還増幅回路１７３と、第
２の出力を入力とし、帰還抵抗１８７，１８８を有する
第２の負帰還増幅回路１７４と、中点設定用定電流源１
６７，１６８，およびコンデンサ１８３，１８４，およ
び端子１８１，１８２とで構成されている。
【０００５】この回路は、入力端子１７７に信号が入力
されると、直流的にレベルシフトされた信号は、差動増
幅器１５０に入力され、この差動増幅器１５０の出力に
はそれぞれ逆位相の信号が出力され、その第１および第
２の出力信号は、それぞれ第１および第２の負帰還増幅
回路１７３，１７４にて増幅され、出力端子１７９と出
力端子１８０とにもそれぞれ逆位相の信号が出力される
。
されると、直流的にレベルシフトされた信号は、差動増
幅器１５０に入力され、この差動増幅器１５０の出力に
はそれぞれ逆位相の信号が出力され、その第１および第
２の出力信号は、それぞれ第１および第２の負帰還増幅
回路１７３，１７４にて増幅され、出力端子１７９と出
力端子１８０とにもそれぞれ逆位相の信号が出力される
。
【０００６】従って、出力端子１７９および１８０との
間に接続された負荷抵抗１７５に、単位増幅器の４倍の
出力電圧を得ることができる。
間に接続された負荷抵抗１７５に、単位増幅器の４倍の
出力電圧を得ることができる。
【０００７】なお、定電流源１６７，１６８は、それぞ
れ第１，第２の負帰還増幅回路１７３，１７４の出力端
子１７９，１８０の中点設定用であり、コンデンサ１８
３，１８４は、それぞれ第１，第２の負帰還増幅回路１
７３，１７４に直流電圧利得をもたせないためのもので
ある。
れ第１，第２の負帰還増幅回路１７３，１７４の出力端
子１７９，１８０の中点設定用であり、コンデンサ１８
３，１８４は、それぞれ第１，第２の負帰還増幅回路１
７３，１７４に直流電圧利得をもたせないためのもので
ある。
【０００８】出力端子１７９，１８０間に、負荷１７５
が接続される。
が接続される。
【０００９】
【発明が解決しようとする課題】このような従来のＢＴ
Ｌ方式増幅回路の場合、信号入力を接地基準で行なうよ
うにするために、出力端子の中点設定を帰還抵抗に直流
電流を流すことによる電圧上昇を利用している。このた
め、負帰還増幅回路１７３，１７４の直流電圧利得を除
去するためのコンデンサ１８３，１８４が必要となる。 これは、ＩＣ化した時、負帰還増幅回路１７３，１７４
のそれぞれの帰還端子１８１，１８２及び外付コンデン
サン１８３，１８４が必要となるため、ＩＣの小型化及
び外付部品を含めた低価格化を進めた上で障害となって
いた。
Ｌ方式増幅回路の場合、信号入力を接地基準で行なうよ
うにするために、出力端子の中点設定を帰還抵抗に直流
電流を流すことによる電圧上昇を利用している。このた
め、負帰還増幅回路１７３，１７４の直流電圧利得を除
去するためのコンデンサ１８３，１８４が必要となる。 これは、ＩＣ化した時、負帰還増幅回路１７３，１７４
のそれぞれの帰還端子１８１，１８２及び外付コンデン
サン１８３，１８４が必要となるため、ＩＣの小型化及
び外付部品を含めた低価格化を進めた上で障害となって
いた。
【００１０】本発明の目的は、前記障害を除去して、外
付コンデンサを使用せずに済むようにした増幅回路を提
供することにある。
付コンデンサを使用せずに済むようにした増幅回路を提
供することにある。
【００１１】
【課題を解決するための手段】本発明の構成は、入力回
路に差動増幅回路を備え、前記差動増幅回路の一対の出
力のうち一方，他方を入力とし、かつ負荷が接続される
一対の出力端子のうち一方，他方に出力を送る第１，第
２の負帰還増幅回路を備えた増幅回路において、前記差
動増幅回路の負荷抵抗を第１の定電圧源に接続し、前記
第１，第２の負帰還増幅回路の帰還抵抗の一端を第２の
定電圧源に接続したことを特徴とする。
路に差動増幅回路を備え、前記差動増幅回路の一対の出
力のうち一方，他方を入力とし、かつ負荷が接続される
一対の出力端子のうち一方，他方に出力を送る第１，第
２の負帰還増幅回路を備えた増幅回路において、前記差
動増幅回路の負荷抵抗を第１の定電圧源に接続し、前記
第１，第２の負帰還増幅回路の帰還抵抗の一端を第２の
定電圧源に接続したことを特徴とする。
【００１２】
【実施例】図１は本発明の一実施例の増幅回路を示す回
路図である。
路図である。
【００１３】図１において、本実施例の増幅回路では、
動作用定電流源１３を有する差動増幅器５０の負荷抵抗
７および８に直流電圧源１７が接続され、ＰＮＰトラン
ジスタ１，２のベースにレベルシフト用のＰＮＰトラン
ジスタ３，４，ダイオード１５，１６，抵抗９，１０の
直列体がそれぞれ接続され、ＰＮＰトランジスタ３のベ
ースには入力端子２３と入力インピーダンスを決める抵
抗１１とが接続されている。差動増幅器５０の第１およ
び第２の出力は、それぞれ帰還抵抗２７，２８および２
９，３０を有する負帰還増幅回路１９，２０の正相入力
に接続され、帰還抵抗２８および３０には、直流電圧源
１８が接続されている。
動作用定電流源１３を有する差動増幅器５０の負荷抵抗
７および８に直流電圧源１７が接続され、ＰＮＰトラン
ジスタ１，２のベースにレベルシフト用のＰＮＰトラン
ジスタ３，４，ダイオード１５，１６，抵抗９，１０の
直列体がそれぞれ接続され、ＰＮＰトランジスタ３のベ
ースには入力端子２３と入力インピーダンスを決める抵
抗１１とが接続されている。差動増幅器５０の第１およ
び第２の出力は、それぞれ帰還抵抗２７，２８および２
９，３０を有する負帰還増幅回路１９，２０の正相入力
に接続され、帰還抵抗２８および３０には、直流電圧源
１８が接続されている。
【００１４】なお、直流電圧源１７，１８はＩＣ内部で
つくることができる程度の電圧源で充分である。
つくることができる程度の電圧源で充分である。
【００１５】尚、さらに定電流源１２，１３，１４等が
設けられる。
設けられる。
【００１６】このＢＴＬ構成された増幅回路は、直流電
圧源１７，１８の設定を電圧源１８については電源端子
２２と接地端子２４の中点電位になるように設定し、電
圧源１７については電圧源１８から抵抗８の電圧降下分
を引いた電圧に、つまりＰＮＰトランジスタ１および２
のコレクタと電圧源１８の直流電圧が等しくなるように
設定する。
圧源１７，１８の設定を電圧源１８については電源端子
２２と接地端子２４の中点電位になるように設定し、電
圧源１７については電圧源１８から抵抗８の電圧降下分
を引いた電圧に、つまりＰＮＰトランジスタ１および２
のコレクタと電圧源１８の直流電圧が等しくなるように
設定する。
【００１７】またこの時、ＰＮＰトランジスタ１および
２のベース電位は、電圧源１８より高く設定しておく。
２のベース電位は、電圧源１８より高く設定しておく。
【００１８】入力端子２３に入力された信号は、ＰＮＰ
トランジスタ３およびダイオード１５及び抵抗９により
もちあげられ、差動増幅器５０に入力される。この差動
増幅器５０により利得をあげられた第１および第２の出
力信号はそれぞれの第１および第２の負帰還増幅器１９
，２０に入力される。
トランジスタ３およびダイオード１５及び抵抗９により
もちあげられ、差動増幅器５０に入力される。この差動
増幅器５０により利得をあげられた第１および第２の出
力信号はそれぞれの第１および第２の負帰還増幅器１９
，２０に入力される。
【００１９】この時、前記第１および第２の負帰還増幅
器１９，２０のそれぞれの正相および逆相入力端子は、
直流的に同電位である為、信号入力のみ増幅され、出力
端子２５および２６に出力され、負荷２１の抵抗を接続
すれば、従来と同様に単体増幅器の４倍の電力が得られ
る。
器１９，２０のそれぞれの正相および逆相入力端子は、
直流的に同電位である為、信号入力のみ増幅され、出力
端子２５および２６に出力され、負荷２１の抵抗を接続
すれば、従来と同様に単体増幅器の４倍の電力が得られ
る。
【００２０】負帰還増幅器の出力段および入力のレベル
シフト回路については、図３に示した従来回路のほぼ動
作が同じであるが、本実施例においては、差動増幅器の
負荷抵抗側及び第１，第２の負帰還増幅器１９，２０の
帰還入力側を電圧源でバイアスすることにより、入力端
子１２からの信号入力は、従来と同様に接地基準で行な
え、かつ帰還端子および外付コンデンサの必要がなくな
る。
シフト回路については、図３に示した従来回路のほぼ動
作が同じであるが、本実施例においては、差動増幅器の
負荷抵抗側及び第１，第２の負帰還増幅器１９，２０の
帰還入力側を電圧源でバイアスすることにより、入力端
子１２からの信号入力は、従来と同様に接地基準で行な
え、かつ帰還端子および外付コンデンサの必要がなくな
る。
【００２１】図２は本発明の他の実施例の増幅回路を示
す回路図である。
す回路図である。
【００２２】図２において、本実施例は、ＮＰＮトラン
ジスタを使用した実施例である。
ジスタを使用した実施例である。
【００２３】本実施例では、負帰還増幅器６６，６７の
入力段であるＮＰＮトランジスタで構成された差動増幅
器１００，及び定電流源６０および６１を、直流電圧源
７０に接続することにより、ＰＮＰトランジスタで構成
された前記一実施例と同様の効果が得られる。
入力段であるＮＰＮトランジスタで構成された差動増幅
器１００，及び定電流源６０および６１を、直流電圧源
７０に接続することにより、ＰＮＰトランジスタで構成
された前記一実施例と同様の効果が得られる。
【００２４】
【発明の効果】以上説明したように、本発明は、電圧利
得を決定する第１および第２の負帰還増幅器の帰還抵抗
の一端をそれぞれ基準電位となる直流電圧源に接続し、
かつ負帰還増幅器の前段となる差動増幅器の負荷抵抗側
を直流電圧源に接続することにより、特にＩＣ化する際
帰還端子及び外付コンデンサを削減することができ、小
型化，低価格化が可能となるという効果を有する。
得を決定する第１および第２の負帰還増幅器の帰還抵抗
の一端をそれぞれ基準電位となる直流電圧源に接続し、
かつ負帰還増幅器の前段となる差動増幅器の負荷抵抗側
を直流電圧源に接続することにより、特にＩＣ化する際
帰還端子及び外付コンデンサを削減することができ、小
型化，低価格化が可能となるという効果を有する。
【図１】本発明の一実施例の増幅回路を示す回路図であ
る。
る。
【図２】本発明の他の実施例の増幅回路を示す回路図で
ある。
ある。
【図３】従来のＢＴＬ方式の増幅回路を示す回路図であ
る。
る。
１，２，３，４，５３，５４，１５１，１５２，１５３
，１５４，１５５，１５６ ＰＮＰトランジスタ
５１，５２ ＮＰＮトランジスタ５，６，７，８
，９，１０，１１，５５，５６，５７，５８，５９，１
５７，１５８，１５９，１６０，１６１ 抵抗 １８３，１８４ コンデンサ １５，１６，６３，６４，１６９，１７０，１７１，１
７２ ダイオード １２，１３，１４，６０，６１，６２，１６２，１６３
，１６４，１６５，１６６，１６７，１６８ 定
電流源 １７，１８，６５ 定電圧源 １９，２０，６６，６７，１７３，１７４ 負帰
還増幅回路 ２１，６８，７５ 負荷 ２３，７１，１７７ 入力端子 ２２，６９，７０，１７６ 電源端子２５，２６
，７３，７４，１７９，１８０ 出力端子２４，
７２，７８ 接地端子 ８１，８２ 帰還端子
，１５４，１５５，１５６ ＰＮＰトランジスタ
５１，５２ ＮＰＮトランジスタ５，６，７，８
，９，１０，１１，５５，５６，５７，５８，５９，１
５７，１５８，１５９，１６０，１６１ 抵抗 １８３，１８４ コンデンサ １５，１６，６３，６４，１６９，１７０，１７１，１
７２ ダイオード １２，１３，１４，６０，６１，６２，１６２，１６３
，１６４，１６５，１６６，１６７，１６８ 定
電流源 １７，１８，６５ 定電圧源 １９，２０，６６，６７，１７３，１７４ 負帰
還増幅回路 ２１，６８，７５ 負荷 ２３，７１，１７７ 入力端子 ２２，６９，７０，１７６ 電源端子２５，２６
，７３，７４，１７９，１８０ 出力端子２４，
７２，７８ 接地端子 ８１，８２ 帰還端子
Claims (1)
- 【請求項１】 入力回路に差動増幅回路を備え、前記
差動増幅回路の一対の出力のうち一方，他方を入力とし
、かつ負荷が接続される一対の出力端子のうち一方，他
方に出力を送る第１，第２の負帰還増幅回路を備えた増
幅回路において、前記差動増幅回路の負荷抵抗を第１の
定電圧源に接続し、前記第１，第２の負帰還増幅回路の
帰還抵抗の一端を第２の定電圧源に接続したことを特徴
とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003578A JPH04242307A (ja) | 1991-01-17 | 1991-01-17 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003578A JPH04242307A (ja) | 1991-01-17 | 1991-01-17 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04242307A true JPH04242307A (ja) | 1992-08-31 |
Family
ID=11561340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003578A Pending JPH04242307A (ja) | 1991-01-17 | 1991-01-17 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04242307A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568911A (en) * | 1979-07-05 | 1981-01-29 | Toko Inc | Btl amplifier |
-
1991
- 1991-01-17 JP JP3003578A patent/JPH04242307A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568911A (en) * | 1979-07-05 | 1981-01-29 | Toko Inc | Btl amplifier |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980120 |