JPH04242316A - 過電流検出回路 - Google Patents
過電流検出回路Info
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- JPH04242316A JPH04242316A JP1700291A JP1700291A JPH04242316A JP H04242316 A JPH04242316 A JP H04242316A JP 1700291 A JP1700291 A JP 1700291A JP 1700291 A JP1700291 A JP 1700291A JP H04242316 A JPH04242316 A JP H04242316A
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- 238000001514 detection method Methods 0.000 claims abstract description 86
- 238000010586 diagram Methods 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は過電流検出回路に関し、
詳しくはパワーＭＯＳトランジスタからなるスイッチン
グ回路に使用され、上記パワーＭＯＳトランジスタでの
過電流発生の有無を検出する過電流検出回路に関する。
詳しくはパワーＭＯＳトランジスタからなるスイッチン
グ回路に使用され、上記パワーＭＯＳトランジスタでの
過電流発生の有無を検出する過電流検出回路に関する。
【０００２】
【従来の技術】パワーＭＯＳトランジスタからなるスイ
ッチング回路に使用される過電流検出回路の従来例を図
４及び図５を参照しながら説明する。図４に示すスイッ
チング回路は、パワーＭＯＳトランジスタからなる負荷
駆動用スイッチング素子（１）〔以下スイッチング用Ｍ
ＯＳトランジスタと称す〕と、スイッチＯＮ信号入力Ｖ
ＩＮによりスイッチング用ＭＯＳトランジスタ（１）を
十分に飽和させるためにそのゲート電圧ＶＧを電源電圧
ＶＤＤ以上に昇圧させるチャージポンプ回路（２）と、
スイッチＯＦＦ信号入力時、スイッチング用ＭＯＳトラ
ンジスタ（１）のゲートに蓄えられた電荷を放電させて
スイッチング用ＭＯＳトランジスタ（１）を確実にＯＦ
Ｆさせる放電用ＭＯＳトランジスタ（３）とで回路構成
される。具体的に、上記スイッチング用ＭＯＳトランジ
スタ（１）のドレインを電源電圧ＶＤＤが印加される給
電端子（４）に接続し、そのソースを出力端子（５）に
接続する。尚、この出力端子（５）とＧＮＤ端子（６）
との間に負荷（７）が接続される。また、チャージポン
プ回路（２）の入力を制御入力端子（８）に接続すると
共にその出力をスイッチング用ＭＯＳトランジスタ（１
）のゲートに接続する。更に、放電用ＭＯＳトランジス
タ（３）のドレインをスイッチング用ＭＯＳトランジス
タ（１）のゲートに接続すると共にそのソースをＧＮＤ
端子（６）に接続し、ゲートをインバータ回路（９）を
介して制御入力端子（８）に接続する。
ッチング回路に使用される過電流検出回路の従来例を図
４及び図５を参照しながら説明する。図４に示すスイッ
チング回路は、パワーＭＯＳトランジスタからなる負荷
駆動用スイッチング素子（１）〔以下スイッチング用Ｍ
ＯＳトランジスタと称す〕と、スイッチＯＮ信号入力Ｖ
ＩＮによりスイッチング用ＭＯＳトランジスタ（１）を
十分に飽和させるためにそのゲート電圧ＶＧを電源電圧
ＶＤＤ以上に昇圧させるチャージポンプ回路（２）と、
スイッチＯＦＦ信号入力時、スイッチング用ＭＯＳトラ
ンジスタ（１）のゲートに蓄えられた電荷を放電させて
スイッチング用ＭＯＳトランジスタ（１）を確実にＯＦ
Ｆさせる放電用ＭＯＳトランジスタ（３）とで回路構成
される。具体的に、上記スイッチング用ＭＯＳトランジ
スタ（１）のドレインを電源電圧ＶＤＤが印加される給
電端子（４）に接続し、そのソースを出力端子（５）に
接続する。尚、この出力端子（５）とＧＮＤ端子（６）
との間に負荷（７）が接続される。また、チャージポン
プ回路（２）の入力を制御入力端子（８）に接続すると
共にその出力をスイッチング用ＭＯＳトランジスタ（１
）のゲートに接続する。更に、放電用ＭＯＳトランジス
タ（３）のドレインをスイッチング用ＭＯＳトランジス
タ（１）のゲートに接続すると共にそのソースをＧＮＤ
端子（６）に接続し、ゲートをインバータ回路（９）を
介して制御入力端子（８）に接続する。
【０００３】上記スイッチング用ＭＯＳトランジスタ（
１）での過電流発生の有無を検出する過電流検出回路は
、過電流検出用ＭＯＳトランジスタ（１０）のゲートを
チャージポンプ回路（２）の出力に接続し、そのドレイ
ンを過電流検出抵抗（１１）を介して給電端子（４）に
接続すると共にソースを出力端子（５）に接続する。そ
して、上記過電流検出用ＭＯＳトランジスタ（１０）の
ドレインを導出して検出端子（１２）から検出出力Ｖ０
を取り出している。
１）での過電流発生の有無を検出する過電流検出回路は
、過電流検出用ＭＯＳトランジスタ（１０）のゲートを
チャージポンプ回路（２）の出力に接続し、そのドレイ
ンを過電流検出抵抗（１１）を介して給電端子（４）に
接続すると共にソースを出力端子（５）に接続する。そ
して、上記過電流検出用ＭＯＳトランジスタ（１０）の
ドレインを導出して検出端子（１２）から検出出力Ｖ０
を取り出している。
【０００４】負荷（７）での何らかの原因により出力端
子（５）とＧＮＤ端子（６）間がショートすると、スイ
ッチング回路のスイッチング用ＭＯＳトランジスタ（１
）のソース・ドレイン間に過電流が流れて上記スイッチ
ング用ＭＯＳトランジスタ（１）を破壊する虞がある。 そこで、このスイッチング用ＭＯＳトランジスタ（１）
での過電流発生の有無を過電流検出回路で判別する。具
体的には、負荷（７）の駆動時、制御入力端子（８）か
らのスイッチＯＮ信号入力ＶＩＮによりチャージポンプ
回路（２）を介してスイッチング用ＭＯＳトランジスタ
（１）に電源電圧ＶＤＤ以上に昇圧したゲート電圧ＶＧ
を印加して上記スイッチング用ＭＯＳトランジスタ（１
）をＯＮさせている。この時、過電流検出回路では、負
荷（７）が正常であれば、過電流検出用ＭＯＳトランジ
スタ（１０）もＯＮしているため、その過電流検出用Ｍ
ＯＳトランジスタ（１０）のドレインからの検出出力Ｖ
０はほぼ電源電圧ＶＤＤに近似したある一定のレベルを
保持している。しかしながら、上記負荷（７）が異常と
なって出力端子（５）とＧＮＤ端子（６）間がショート
すると、これに伴って過電流検出用ＭＯＳトランジスタ
（１０）のドレインからの検出出力Ｖ０もある一定のレ
ベルから急激に低下してロウレベルとなる。この検出出
力Ｖ０のロウレベルに基づいてスイッチング用ＭＯＳト
ランジスタ（１）のソース・ドレイン間に流れる過電流
を検出し、スイッチング用ＭＯＳトランジスタ（１）の
破壊を未然に防止している。
子（５）とＧＮＤ端子（６）間がショートすると、スイ
ッチング回路のスイッチング用ＭＯＳトランジスタ（１
）のソース・ドレイン間に過電流が流れて上記スイッチ
ング用ＭＯＳトランジスタ（１）を破壊する虞がある。 そこで、このスイッチング用ＭＯＳトランジスタ（１）
での過電流発生の有無を過電流検出回路で判別する。具
体的には、負荷（７）の駆動時、制御入力端子（８）か
らのスイッチＯＮ信号入力ＶＩＮによりチャージポンプ
回路（２）を介してスイッチング用ＭＯＳトランジスタ
（１）に電源電圧ＶＤＤ以上に昇圧したゲート電圧ＶＧ
を印加して上記スイッチング用ＭＯＳトランジスタ（１
）をＯＮさせている。この時、過電流検出回路では、負
荷（７）が正常であれば、過電流検出用ＭＯＳトランジ
スタ（１０）もＯＮしているため、その過電流検出用Ｍ
ＯＳトランジスタ（１０）のドレインからの検出出力Ｖ
０はほぼ電源電圧ＶＤＤに近似したある一定のレベルを
保持している。しかしながら、上記負荷（７）が異常と
なって出力端子（５）とＧＮＤ端子（６）間がショート
すると、これに伴って過電流検出用ＭＯＳトランジスタ
（１０）のドレインからの検出出力Ｖ０もある一定のレ
ベルから急激に低下してロウレベルとなる。この検出出
力Ｖ０のロウレベルに基づいてスイッチング用ＭＯＳト
ランジスタ（１）のソース・ドレイン間に流れる過電流
を検出し、スイッチング用ＭＯＳトランジスタ（１）の
破壊を未然に防止している。
【０００５】
【発明が解決しようとする課題】上述した従来の過電流
検出回路では以下のような問題があった。即ち、スイッ
チング回路では、負荷（７）の駆動時、制御入力端子（
８）からのスイッチＯＮ信号入力ＶＩＮによりチャージ
ポンプ回路（２）を介してスイッチング用ＭＯＳトラン
ジスタ（１）に電源電圧ＶＤＤ以上に昇圧したゲート電
圧ＶＧを印加して上記スイッチング用ＭＯＳトランジス
タ（１）をＯＮさせる際、図５の（ａ）に示すように制
御入力端子（８）からのスイッチＯＮ信号入力ＶＩＮは
急峻な立ち上がりとなっているが、図５の（ｂ）に示す
ようにスイッチング用ＭＯＳトランジスタ（１）のゲー
ト電圧ＶＧは緩やかな立ち上がりとなる。そのため、ス
イッチング用ＭＯＳトランジスタ（１）は、スイッチＯ
Ｎ信号入力ＶＩＮの印加後、完全なＯＮ状態となるまで
にある程度時間がかかることになる。
検出回路では以下のような問題があった。即ち、スイッ
チング回路では、負荷（７）の駆動時、制御入力端子（
８）からのスイッチＯＮ信号入力ＶＩＮによりチャージ
ポンプ回路（２）を介してスイッチング用ＭＯＳトラン
ジスタ（１）に電源電圧ＶＤＤ以上に昇圧したゲート電
圧ＶＧを印加して上記スイッチング用ＭＯＳトランジス
タ（１）をＯＮさせる際、図５の（ａ）に示すように制
御入力端子（８）からのスイッチＯＮ信号入力ＶＩＮは
急峻な立ち上がりとなっているが、図５の（ｂ）に示す
ようにスイッチング用ＭＯＳトランジスタ（１）のゲー
ト電圧ＶＧは緩やかな立ち上がりとなる。そのため、ス
イッチング用ＭＯＳトランジスタ（１）は、スイッチＯ
Ｎ信号入力ＶＩＮの印加後、完全なＯＮ状態となるまで
にある程度時間がかかることになる。
【０００６】ところで、上記スイッチング用ＭＯＳトラ
ンジスタ（１）には、通常、ＤＳＡ〔二重拡散〕ＭＯＳ
トランジスタが使用され、過電流検出用ＭＯＳトランジ
スタ（１０）には、一般的な信号用ＭＯＳトランジスタ
が使用される。これにより、スイッチング用ＭＯＳトラ
ンジスタ（１）と過電流検出用ＭＯＳトランジスタ（１
０）とでしきい値であるＯＮ電圧ＶＴがアンバランスと
なり、その結果、スイッチング用ＭＯＳトランジスタ（
１）のゲート電圧ＶＧが緩やかに立ち上がる途中でスイ
ッチング用ＭＯＳトランジスタ（１）が完全にＯＮ状態
となる前に、過電流検出用ＭＯＳトランジスタ（１０）
がＯＮしてしまう場合がある。すると、スイッチング用
ＭＯＳトランジスタ（１）がＯＮしていないので過電流
検出用ＭＯＳトランジスタ（１０）のソース電位がまだ
低い状態で過電流検出用ＭＯＳトランジスタ（１０）が
ＯＮ状態であるため、図５の（ｃ）に示すように過電流
検出用ＭＯＳトランジスタ（１０）の検出出力Ｖ０が急
激に低下する。これにより、スイッチング用ＭＯＳトラ
ンジスタ（１）がＯＮする前で過電流が発生していない
にもかかわらず、上記スイッチング用ＭＯＳトランジス
タ（１）のソース・ドレイン間に過電流が流れたように
誤って判別してしまうという問題があった。
ンジスタ（１）には、通常、ＤＳＡ〔二重拡散〕ＭＯＳ
トランジスタが使用され、過電流検出用ＭＯＳトランジ
スタ（１０）には、一般的な信号用ＭＯＳトランジスタ
が使用される。これにより、スイッチング用ＭＯＳトラ
ンジスタ（１）と過電流検出用ＭＯＳトランジスタ（１
０）とでしきい値であるＯＮ電圧ＶＴがアンバランスと
なり、その結果、スイッチング用ＭＯＳトランジスタ（
１）のゲート電圧ＶＧが緩やかに立ち上がる途中でスイ
ッチング用ＭＯＳトランジスタ（１）が完全にＯＮ状態
となる前に、過電流検出用ＭＯＳトランジスタ（１０）
がＯＮしてしまう場合がある。すると、スイッチング用
ＭＯＳトランジスタ（１）がＯＮしていないので過電流
検出用ＭＯＳトランジスタ（１０）のソース電位がまだ
低い状態で過電流検出用ＭＯＳトランジスタ（１０）が
ＯＮ状態であるため、図５の（ｃ）に示すように過電流
検出用ＭＯＳトランジスタ（１０）の検出出力Ｖ０が急
激に低下する。これにより、スイッチング用ＭＯＳトラ
ンジスタ（１）がＯＮする前で過電流が発生していない
にもかかわらず、上記スイッチング用ＭＯＳトランジス
タ（１）のソース・ドレイン間に過電流が流れたように
誤って判別してしまうという問題があった。
【０００７】そこで、本発明は上記問題点に鑑みて提案
されたもので、その目的とするところは、簡単な回路構
成により誤判別をなくし過電流発生の有無を正確に検出
し得る過電流検出回路を提供することにある。
されたもので、その目的とするところは、簡単な回路構
成により誤判別をなくし過電流発生の有無を正確に検出
し得る過電流検出回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明における上記目的
を達成するための技術的手段は、負荷駆動用スイッチン
グ素子のゲート・ソース間にダイオードとカレントミラ
ー回路を構成する基準用検出素子との直列回路を挿入接
続すると共に、上記カレントミラー回路を構成する第１
の電流出力用検出素子に第２の電流出力用検出素子を接
続し、上記負荷駆動用スイッチング素子のゲート・ソー
ス間電圧がダイオードと基準用検出素子とで決められる
第１のしきい値以上で、且つ、そのドレイン電位が第２
の電流出力用検出素子で決められる第２のしきい値以下
となった時、第２の電流出力用検出素子から検出出力を
送出するようにしたことである。
を達成するための技術的手段は、負荷駆動用スイッチン
グ素子のゲート・ソース間にダイオードとカレントミラ
ー回路を構成する基準用検出素子との直列回路を挿入接
続すると共に、上記カレントミラー回路を構成する第１
の電流出力用検出素子に第２の電流出力用検出素子を接
続し、上記負荷駆動用スイッチング素子のゲート・ソー
ス間電圧がダイオードと基準用検出素子とで決められる
第１のしきい値以上で、且つ、そのドレイン電位が第２
の電流出力用検出素子で決められる第２のしきい値以下
となった時、第２の電流出力用検出素子から検出出力を
送出するようにしたことである。
【０００９】
【作用】本発明に係る過電流検出回路では、負荷駆動時
、負荷駆動用スイッチング素子のゲート・ソース間電圧
が、ダイオードとカレントミラー回路の基準用検出素子
とで決められる第１のしきい値、即ち、ダイオードの順
方向電圧と基準用検出素子のＯＮ電圧との和以上で、且
つ、そのドレイン電位が、第２の電流出力用検出素子で
決められる第２のしきい値、即ち、電源電圧と第２の電
流出力用検出素子のＯＮ電圧との差以下となった時のみ
、第２の電流出力用検出素子から検出信号を出力するの
で、上記負荷駆動用スイッチング素子のゲート電圧が緩
やかに立ち上がる途中で負荷駆動用スイッチング素子が
完全にＯＮ状態となる前、即ち、上記条件を満たさない
時点では過電流発生の検出出力を送出することは皆無と
なり、実際に負荷駆動用スイッチング素子で過電流が発
生した時のみ検出出力を送出する。
、負荷駆動用スイッチング素子のゲート・ソース間電圧
が、ダイオードとカレントミラー回路の基準用検出素子
とで決められる第１のしきい値、即ち、ダイオードの順
方向電圧と基準用検出素子のＯＮ電圧との和以上で、且
つ、そのドレイン電位が、第２の電流出力用検出素子で
決められる第２のしきい値、即ち、電源電圧と第２の電
流出力用検出素子のＯＮ電圧との差以下となった時のみ
、第２の電流出力用検出素子から検出信号を出力するの
で、上記負荷駆動用スイッチング素子のゲート電圧が緩
やかに立ち上がる途中で負荷駆動用スイッチング素子が
完全にＯＮ状態となる前、即ち、上記条件を満たさない
時点では過電流発生の検出出力を送出することは皆無と
なり、実際に負荷駆動用スイッチング素子で過電流が発
生した時のみ検出出力を送出する。
【００１０】
【実施例】本発明に係る過電流検出回路の実施例を図１
乃至図３を参照しながら説明する。図１に示すスイッチ
ング回路は、図４に示す従来例と同様、パワーＭＯＳト
ランジスタからなる負荷駆動用スイッチング素子である
スイッチング用ＭＯＳトランジスタ（１３）と、スイッ
チＯＮ信号入力ＶＩＮによりスイッチング用ＭＯＳトラ
ンジスタ（１３）を十分に飽和させるためにそのゲート
電圧ＶＧを電源電圧ＶＤＤ以上に昇圧させるチャージポ
ンプ回路（１４）と、スイッチＯＦＦ信号入力時、スイ
ッチング用ＭＯＳトランジスタ（１３）のゲートに蓄え
られた電荷を放電させてスイッチング用ＭＯＳトランジ
スタ（１３）を確実にＯＦＦさせる放電用ＭＯＳトラン
ジスタ（１５）とで回路構成される。具体的に、上記ス
イッチング用ＭＯＳトランジスタ（１３）のソースを電
源電圧ＶＤＤが印加される給電端子（１６）に接続し、
そのドレインを出力端子（１７）に接続する。尚、この
出力端子（１７）とＧＮＤ端子（１８）との間に負荷（
１９）が接続される。また、チャージポンプ回路（１４
）の入力を制御入力端子（２０）に接続すると共にその
出力をスイッチング用ＭＯＳトランジスタ（１３）のゲ
ートに接続する。更に、放電用ＭＯＳトランジスタ（１
５）のソースをスイッチング用ＭＯＳトランジスタ（１
３）のゲートに接続すると共にそのドレインをＧＮＤ端
子（１８）に接続し、ゲートをインバータ回路（２１）
を介して制御入力端子（２０）に接続する。
乃至図３を参照しながら説明する。図１に示すスイッチ
ング回路は、図４に示す従来例と同様、パワーＭＯＳト
ランジスタからなる負荷駆動用スイッチング素子である
スイッチング用ＭＯＳトランジスタ（１３）と、スイッ
チＯＮ信号入力ＶＩＮによりスイッチング用ＭＯＳトラ
ンジスタ（１３）を十分に飽和させるためにそのゲート
電圧ＶＧを電源電圧ＶＤＤ以上に昇圧させるチャージポ
ンプ回路（１４）と、スイッチＯＦＦ信号入力時、スイ
ッチング用ＭＯＳトランジスタ（１３）のゲートに蓄え
られた電荷を放電させてスイッチング用ＭＯＳトランジ
スタ（１３）を確実にＯＦＦさせる放電用ＭＯＳトラン
ジスタ（１５）とで回路構成される。具体的に、上記ス
イッチング用ＭＯＳトランジスタ（１３）のソースを電
源電圧ＶＤＤが印加される給電端子（１６）に接続し、
そのドレインを出力端子（１７）に接続する。尚、この
出力端子（１７）とＧＮＤ端子（１８）との間に負荷（
１９）が接続される。また、チャージポンプ回路（１４
）の入力を制御入力端子（２０）に接続すると共にその
出力をスイッチング用ＭＯＳトランジスタ（１３）のゲ
ートに接続する。更に、放電用ＭＯＳトランジスタ（１
５）のソースをスイッチング用ＭＯＳトランジスタ（１
３）のゲートに接続すると共にそのドレインをＧＮＤ端
子（１８）に接続し、ゲートをインバータ回路（２１）
を介して制御入力端子（２０）に接続する。
【００１１】本発明の過電流検出回路は、ダイオード（
２２）（２３）〔図では二個〕と、基準用検出素子であ
る基準用ＭＯＳトランジスタ（２４）及び第１の電流出
力用検出素子である第１の電流出力用ＭＯＳトランジス
タ（２５）からなるカレントミラー回路（２６）と、第
２の電流出力用検出素子である第２の電流出力用ＭＯＳ
トランジスタ（２７）とで回路構成される。具体的には
、スイッチング用ＭＯＳトランジスタ（１３）のゲート
・ソース間にダイオード（２２）（２３）とカレントミ
ラー回路（２６）を構成する基準用ＭＯＳトランジスタ
（２４）との直列回路を挿入接続する。この時、上記ダ
イオード（２２）（２３）のアノードがスイッチング用
ＭＯＳトランジスタ（１３）のゲートに接続され、カソ
ードが基準用ＭＯＳトランジスタ（２４）のドレインに
接続される。基準用ＭＯＳトランジスタ（２４）のソー
スがスイッチング用ＭＯＳトランジスタ（１３）のソー
スと共に出力端子（１７）に接続され、ゲートが第１の
電流出力用ＭＯＳトランジスタ（２５）のゲートに共通
接続される。尚、第１の電流出力用ＭＯＳトランジスタ
（２５）のソースが基準用ＭＯＳトランジスタ（２４）
のソースと共通接続される。この第１の電流出力用ＭＯ
Ｓトランジスタ（２５）に第２の電流出力用ＭＯＳトラ
ンジスタ（２７）を接続する。即ち、第１の電流出力用
ＭＯＳトランジスタ（２５）のソースを第２の電流出力
用ＭＯＳトランジスタ（２７）のゲートに接続すると共
に第２の電流出力用ＭＯＳトランジスタ（２７）のゲー
トと給電端子（１６）間に過電流検出抵抗（２８）を接
続する。また、第２の電流出力用ＭＯＳトランジスタ（
２７）のソースを給電端子（１６）に接続し、そのドレ
インを導出して検出端子（２９）とする。
２２）（２３）〔図では二個〕と、基準用検出素子であ
る基準用ＭＯＳトランジスタ（２４）及び第１の電流出
力用検出素子である第１の電流出力用ＭＯＳトランジス
タ（２５）からなるカレントミラー回路（２６）と、第
２の電流出力用検出素子である第２の電流出力用ＭＯＳ
トランジスタ（２７）とで回路構成される。具体的には
、スイッチング用ＭＯＳトランジスタ（１３）のゲート
・ソース間にダイオード（２２）（２３）とカレントミ
ラー回路（２６）を構成する基準用ＭＯＳトランジスタ
（２４）との直列回路を挿入接続する。この時、上記ダ
イオード（２２）（２３）のアノードがスイッチング用
ＭＯＳトランジスタ（１３）のゲートに接続され、カソ
ードが基準用ＭＯＳトランジスタ（２４）のドレインに
接続される。基準用ＭＯＳトランジスタ（２４）のソー
スがスイッチング用ＭＯＳトランジスタ（１３）のソー
スと共に出力端子（１７）に接続され、ゲートが第１の
電流出力用ＭＯＳトランジスタ（２５）のゲートに共通
接続される。尚、第１の電流出力用ＭＯＳトランジスタ
（２５）のソースが基準用ＭＯＳトランジスタ（２４）
のソースと共通接続される。この第１の電流出力用ＭＯ
Ｓトランジスタ（２５）に第２の電流出力用ＭＯＳトラ
ンジスタ（２７）を接続する。即ち、第１の電流出力用
ＭＯＳトランジスタ（２５）のソースを第２の電流出力
用ＭＯＳトランジスタ（２７）のゲートに接続すると共
に第２の電流出力用ＭＯＳトランジスタ（２７）のゲー
トと給電端子（１６）間に過電流検出抵抗（２８）を接
続する。また、第２の電流出力用ＭＯＳトランジスタ（
２７）のソースを給電端子（１６）に接続し、そのドレ
インを導出して検出端子（２９）とする。
【００１２】上記構成からなる過電流検出回路の動作を
以下に説明する。負荷（１９）の駆動時、制御入力端子
（２０）からのスイッチＯＮ信号入力ＶＩＮによりチャ
ージポンプ回路（１４）を介してスイッチング用ＭＯＳ
トランジスタ（１３）に電源電圧ＶＤＤ以上に昇圧した
ゲート電圧ＶＧを印加して上記スイッチング用ＭＯＳト
ランジスタ（１３）をＯＮさせる。この時、過電流検出
回路では、負荷（１９）が正常であれば、スイッチング
用ＭＯＳトランジスタ（１３）のゲート・ソース間電圧
ＶＧＳ〔スイッチング用ＭＯＳトランジスタ（１３）の
ＯＮ電圧ＶＴとＩ０／ｇｍとの和：ここで、Ｉ０は正常
時でのダイオード（２２）（２３）に流れる最大電流〕
が、ダイオード（２２）（２３）と基準用ＭＯＳトラン
ジスタ（２４）とで決められる第１のしきい値、即ち、
上記ダイオード（２２）（２３）の順方向電圧ＶＦと基
準用ＭＯＳトランジスタ（２４）のＯＮ電圧ＶＴとの和
以下となっているので、カレントミラー回路（２６）が
ＯＦＦ状態となっている。従って、そのカレントミラー
回路（２６）の第１の電流出力用ＭＯＳトランジスタ（
２５）の出力がロウレベルで、第２の電流出力用ＭＯＳ
トランジスタ（２７）の出力もロウレベルとなり、検出
端子（２９）から送出される検出出力Ｖ０がロウレベル
であってスイッチング用ＭＯＳトランジスタ（１３）の
ソース・ドレイン間に過電流が流れていないことが判明
する。
以下に説明する。負荷（１９）の駆動時、制御入力端子
（２０）からのスイッチＯＮ信号入力ＶＩＮによりチャ
ージポンプ回路（１４）を介してスイッチング用ＭＯＳ
トランジスタ（１３）に電源電圧ＶＤＤ以上に昇圧した
ゲート電圧ＶＧを印加して上記スイッチング用ＭＯＳト
ランジスタ（１３）をＯＮさせる。この時、過電流検出
回路では、負荷（１９）が正常であれば、スイッチング
用ＭＯＳトランジスタ（１３）のゲート・ソース間電圧
ＶＧＳ〔スイッチング用ＭＯＳトランジスタ（１３）の
ＯＮ電圧ＶＴとＩ０／ｇｍとの和：ここで、Ｉ０は正常
時でのダイオード（２２）（２３）に流れる最大電流〕
が、ダイオード（２２）（２３）と基準用ＭＯＳトラン
ジスタ（２４）とで決められる第１のしきい値、即ち、
上記ダイオード（２２）（２３）の順方向電圧ＶＦと基
準用ＭＯＳトランジスタ（２４）のＯＮ電圧ＶＴとの和
以下となっているので、カレントミラー回路（２６）が
ＯＦＦ状態となっている。従って、そのカレントミラー
回路（２６）の第１の電流出力用ＭＯＳトランジスタ（
２５）の出力がロウレベルで、第２の電流出力用ＭＯＳ
トランジスタ（２７）の出力もロウレベルとなり、検出
端子（２９）から送出される検出出力Ｖ０がロウレベル
であってスイッチング用ＭＯＳトランジスタ（１３）の
ソース・ドレイン間に過電流が流れていないことが判明
する。
【００１３】しかしながら、上記負荷（１９）が何らか
の原因により異常となって出力端子（１７）とＧＮＤ端
子（１８）間がショートすると、図２に示すようにスイ
ッチング用ＭＯＳトランジスタ（１３）のゲート・ソー
ス間電圧ＶＧＳが上記ダイオード（２２）（２３）の順
方向電圧ＶＦと基準用ＭＯＳトランジスタ（２４）のＯ
Ｎ電圧ＶＴとの和以上で、且つ、スイッチング用ＭＯＳ
トランジスタ（１３）のソース電位が第２の電流出力用
ＭＯＳトランジスタ（２７）で決められる第２のしきい
値、即ち、電源電圧ＶＤＤと第２の電流出力用ＭＯＳト
ランジスタ（２７）のＯＮ電圧ＶＴとの差以下となるの
で、カレントミラー回路（２６）がＯＮ状態となる。従
って、そのカレントミラー回路（２６）の第１の電流出
力用ＭＯＳトランジスタ（２５）の出力がハイレベルで
、第２の電流出力用ＭＯＳトランジスタ（２７）の出力
もハイレベルとなり、検出端子（２９）から送出される
検出出力Ｖ０がハイレベルであってスイッチング用ＭＯ
Ｓトランジスタ（１３）のソース・ドレイン間に過電流
が流れることが判明する。
の原因により異常となって出力端子（１７）とＧＮＤ端
子（１８）間がショートすると、図２に示すようにスイ
ッチング用ＭＯＳトランジスタ（１３）のゲート・ソー
ス間電圧ＶＧＳが上記ダイオード（２２）（２３）の順
方向電圧ＶＦと基準用ＭＯＳトランジスタ（２４）のＯ
Ｎ電圧ＶＴとの和以上で、且つ、スイッチング用ＭＯＳ
トランジスタ（１３）のソース電位が第２の電流出力用
ＭＯＳトランジスタ（２７）で決められる第２のしきい
値、即ち、電源電圧ＶＤＤと第２の電流出力用ＭＯＳト
ランジスタ（２７）のＯＮ電圧ＶＴとの差以下となるの
で、カレントミラー回路（２６）がＯＮ状態となる。従
って、そのカレントミラー回路（２６）の第１の電流出
力用ＭＯＳトランジスタ（２５）の出力がハイレベルで
、第２の電流出力用ＭＯＳトランジスタ（２７）の出力
もハイレベルとなり、検出端子（２９）から送出される
検出出力Ｖ０がハイレベルであってスイッチング用ＭＯ
Ｓトランジスタ（１３）のソース・ドレイン間に過電流
が流れることが判明する。
【００１４】このように、負荷異常による出力端子（１
７）とＧＮＤ端子（１８）間のショート時、スイッチン
グ用ＭＯＳトランジスタ（１３）のゲート・ソース間電
圧ＶＧＳが上記ダイオード（２２）（２３）の順方向電
圧ＶＦと基準用ＭＯＳトランジスタ（２４）のＯＮ電圧
ＶＴとの和以上で、且つ、スイッチング用ＭＯＳトラン
ジスタ（１３）のソース電位が電源電圧ＶＤＤと第２の
電流出力用ＭＯＳトランジスタ（２７）のＯＮ電圧ＶＴ
との差以下となる条件を満たす時のみ検出出力Ｖ０がハ
イレベルとなるので、スイッチング用ＭＯＳトランジス
タ（１３）のゲート電圧が緩やかに立ち上がる途中でス
イッチング用ＭＯＳトランジスタ（１３）が完全にＯＮ
状態となる前、即ち、上記条件を満たさない時点では過
電流発生の検出出力Ｖ０は必ずロウレベルであり、誤っ
て検出出力Ｖ０がハイレベルとなって過電流発生の誤判
別をすることは皆無となる。
７）とＧＮＤ端子（１８）間のショート時、スイッチン
グ用ＭＯＳトランジスタ（１３）のゲート・ソース間電
圧ＶＧＳが上記ダイオード（２２）（２３）の順方向電
圧ＶＦと基準用ＭＯＳトランジスタ（２４）のＯＮ電圧
ＶＴとの和以上で、且つ、スイッチング用ＭＯＳトラン
ジスタ（１３）のソース電位が電源電圧ＶＤＤと第２の
電流出力用ＭＯＳトランジスタ（２７）のＯＮ電圧ＶＴ
との差以下となる条件を満たす時のみ検出出力Ｖ０がハ
イレベルとなるので、スイッチング用ＭＯＳトランジス
タ（１３）のゲート電圧が緩やかに立ち上がる途中でス
イッチング用ＭＯＳトランジスタ（１３）が完全にＯＮ
状態となる前、即ち、上記条件を満たさない時点では過
電流発生の検出出力Ｖ０は必ずロウレベルであり、誤っ
て検出出力Ｖ０がハイレベルとなって過電流発生の誤判
別をすることは皆無となる。
【００１５】尚、上記過電流検出回路によりスイッチン
グ用ＭＯＳトランジスタ（１３）での過電流発生の有無
を検出するに際しては、第２の電流出力用ＭＯＳトラン
ジスタ（２７）からの検出出力Ｖ０に基づいてスイッチ
ング用ＭＯＳトランジスタ（１３）をＯＦＦさせる必要
がある。 そこで、その具体的手段の一例を図３に示し説明する。 まず、回路構成としては、制御入力端子（２０）とチャ
ージポンプ回路（１４）との間にＡＮＤ回路（３０）を
挿入接続する。一方、第２の電流出力用ＭＯＳトランジ
スタ（２７）のドレインから導出した検出端子（２９）
をＲＳ−フリップフロップ回路（３１）のセット入力端
子に接続し、制御入力端子（２０）をインバータ回路（
３２）を介してＲＳ−フリップフロップ回路（３１）の
リセット入力端子に接続する。また、ＲＳ−フリップフ
ロップ回路（３１）のＱバー出力端子を上記ＡＮＤ回路
（３０）の一方の入力端子に接続する。
グ用ＭＯＳトランジスタ（１３）での過電流発生の有無
を検出するに際しては、第２の電流出力用ＭＯＳトラン
ジスタ（２７）からの検出出力Ｖ０に基づいてスイッチ
ング用ＭＯＳトランジスタ（１３）をＯＦＦさせる必要
がある。 そこで、その具体的手段の一例を図３に示し説明する。 まず、回路構成としては、制御入力端子（２０）とチャ
ージポンプ回路（１４）との間にＡＮＤ回路（３０）を
挿入接続する。一方、第２の電流出力用ＭＯＳトランジ
スタ（２７）のドレインから導出した検出端子（２９）
をＲＳ−フリップフロップ回路（３１）のセット入力端
子に接続し、制御入力端子（２０）をインバータ回路（
３２）を介してＲＳ−フリップフロップ回路（３１）の
リセット入力端子に接続する。また、ＲＳ−フリップフ
ロップ回路（３１）のＱバー出力端子を上記ＡＮＤ回路
（３０）の一方の入力端子に接続する。
【００１６】負荷異常による出力端子（１７）とＧＮＤ
端子（１８）間のショート時、第２の電流出力用ＭＯＳ
トランジスタ（２７）からの検出出力Ｖ０がハイレベル
となると、ＲＳ−フリップフロップ回路（３１）のセッ
ト入力端子がハイレベルとなり、ＲＳ−フリップフロッ
プ回路（３１）のＱバー出力端子がロウレベルとなる。 これによりＡＮＤ回路（３０）の制御入力端子（２０）
からの一方の入力がハイレベルで、ＲＳ−フリップフロ
ップ回路（３１）のＱバー出力端子からの他方の入力が
ロウレベルであるため、上記ＡＮＤ回路（３０）の出力
がロウレベルとなってスイッチング用ＭＯＳトランジス
タ（１３）をＯＦＦする。上記ＲＳ−フリップフロップ
回路（３１）は制御入力端子（２０）からのスイッチＯ
Ｎ信号入力ＶＩＮがロウレベルでインバータ回路（３２
）を介してリセット入力端子がハイレベルとなってリセ
ットされる。
端子（１８）間のショート時、第２の電流出力用ＭＯＳ
トランジスタ（２７）からの検出出力Ｖ０がハイレベル
となると、ＲＳ−フリップフロップ回路（３１）のセッ
ト入力端子がハイレベルとなり、ＲＳ−フリップフロッ
プ回路（３１）のＱバー出力端子がロウレベルとなる。 これによりＡＮＤ回路（３０）の制御入力端子（２０）
からの一方の入力がハイレベルで、ＲＳ−フリップフロ
ップ回路（３１）のＱバー出力端子からの他方の入力が
ロウレベルであるため、上記ＡＮＤ回路（３０）の出力
がロウレベルとなってスイッチング用ＭＯＳトランジス
タ（１３）をＯＦＦする。上記ＲＳ−フリップフロップ
回路（３１）は制御入力端子（２０）からのスイッチＯ
Ｎ信号入力ＶＩＮがロウレベルでインバータ回路（３２
）を介してリセット入力端子がハイレベルとなってリセ
ットされる。
【００１７】尚、負荷正常時については、検出端子（２
９）からの検出出力Ｖ０がロウレベルであり、ＲＳ−フ
リップフロップ回路（３１）のセット入力端子がロウレ
ベルとなって、ＲＳ−フリップフロップ回路（３１）の
Ｑバー出力端子がハイレベルとなる。これによりＡＮＤ
回路（３０）の制御入力端子（２０）からの一方の入力
がハイレベルで、ＲＳ−フリップフロップ回路（３１）
のＱバー出力端子からの他方の入力もハイレベルである
ため、上記ＡＮＤ回路（３０）の出力はハイレベルとな
ってスイッチング用ＭＯＳトランジスタ（１３）をＯＮ
状態を維持する。
９）からの検出出力Ｖ０がロウレベルであり、ＲＳ−フ
リップフロップ回路（３１）のセット入力端子がロウレ
ベルとなって、ＲＳ−フリップフロップ回路（３１）の
Ｑバー出力端子がハイレベルとなる。これによりＡＮＤ
回路（３０）の制御入力端子（２０）からの一方の入力
がハイレベルで、ＲＳ−フリップフロップ回路（３１）
のＱバー出力端子からの他方の入力もハイレベルである
ため、上記ＡＮＤ回路（３０）の出力はハイレベルとな
ってスイッチング用ＭＯＳトランジスタ（１３）をＯＮ
状態を維持する。
【００１８】尚、本発明においては、ダイオード（２２
）（２３）をツェナーダイオード等に置換しても差し支
えないことは勿論である。
）（２３）をツェナーダイオード等に置換しても差し支
えないことは勿論である。
【００１９】
【発明の効果】本発明に係る過電流検出回路によれば、
負荷駆動用スイッチング素子のゲート・ソース間電圧が
ダイオードとカレントミラー回路の基準用検出素子とで
決められる第１のしきい値以上で、且つ、そのソース電
位が第２の電流出力用検出素子で決められる第２のしき
い値以下となった時のみ、第２の電流出力用検出素子か
ら検出出力を送出するようにしたから、負荷駆動用スイ
ッチング素子のゲート電圧が緩やかに立ち上がる途中で
負荷駆動用スイッチング素子が完全にＯＮ状態となる前
、即ち、上記条件を満たさない時点では過電流発生の検
出信号を出力することは皆無となり、実際に負荷駆動用
スイッチング素子で過電流が発生した時のみ検出出力を
送出するので、簡単な回路構成により誤判別をなくし過
電流発生の有無を正確に検出し得る信頼性の高い実用的
価値大なる過電流検出回路を提供することができる。
負荷駆動用スイッチング素子のゲート・ソース間電圧が
ダイオードとカレントミラー回路の基準用検出素子とで
決められる第１のしきい値以上で、且つ、そのソース電
位が第２の電流出力用検出素子で決められる第２のしき
い値以下となった時のみ、第２の電流出力用検出素子か
ら検出出力を送出するようにしたから、負荷駆動用スイ
ッチング素子のゲート電圧が緩やかに立ち上がる途中で
負荷駆動用スイッチング素子が完全にＯＮ状態となる前
、即ち、上記条件を満たさない時点では過電流発生の検
出信号を出力することは皆無となり、実際に負荷駆動用
スイッチング素子で過電流が発生した時のみ検出出力を
送出するので、簡単な回路構成により誤判別をなくし過
電流発生の有無を正確に検出し得る信頼性の高い実用的
価値大なる過電流検出回路を提供することができる。
【図１】本発明に係る過電流検出回路の実施例を示す回
路図。
路図。
【図２】図１の過電流検出回路の動作状態を説明するた
めの波形図。
めの波形図。
【図３】図１の過電流検出回路において負荷ショート時
に負荷駆動用スイッチング素子をＯＦＦさせるための手
段の一例を示す回路図。
に負荷駆動用スイッチング素子をＯＦＦさせるための手
段の一例を示す回路図。
【図４】過電流検出回路の従来例を示す回路図。
【図５】図４の過電流検出回路におけるスイッチＯＮ信
号入力、ゲート電圧及び検出出力を示す波形図。
号入力、ゲート電圧及び検出出力を示す波形図。
１３ 負荷駆動用スイッチング素子１９
負荷 ２２ ダイオード ２３ ダイオード ２４ 基準用検出素子 ２５ 第１の電流出力用検出素子２６ カ
レントミラー回路
負荷 ２２ ダイオード ２３ ダイオード ２４ 基準用検出素子 ２５ 第１の電流出力用検出素子２６ カ
レントミラー回路
Claims (1)
- 【請求項１】 負荷駆動用スイッチング素子のゲート
・ソース間にダイオードとカレントミラー回路を構成す
る基準用検出素子との直列回路を挿入接続すると共に、
上記カレントミラー回路を構成する第１の電流出力用検
出素子に第２の電流出力用検出素子を接続し、上記負荷
駆動用スイッチング素子のゲート・ソース間電圧がダイ
オードと基準用検出素子とで決められる第１のしきい値
以上で、且つ、そのドレイン電位が第２の電流出力用検
出素子で決められる第２のしきい値以下となった時、第
２の電流出力用検出素子から検出出力を送出するように
したことを特徴とする過電流検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1700291A JP2998220B2 (ja) | 1991-01-16 | 1991-01-16 | 過電流検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1700291A JP2998220B2 (ja) | 1991-01-16 | 1991-01-16 | 過電流検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04242316A true JPH04242316A (ja) | 1992-08-31 |
| JP2998220B2 JP2998220B2 (ja) | 2000-01-11 |
Family
ID=11931802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1700291A Expired - Fee Related JP2998220B2 (ja) | 1991-01-16 | 1991-01-16 | 過電流検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998220B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10135804A (ja) * | 1996-08-19 | 1998-05-22 | Siemens Ag | 電界効果により制御される半導体デバイス用駆動回路装置 |
| CN111277253A (zh) * | 2019-12-31 | 2020-06-12 | 启攀微电子（上海）有限公司 | 一种具备恒流功能的高压负载开关电路 |
| JP2022047248A (ja) * | 2020-09-11 | 2022-03-24 | 富士電機株式会社 | 集積回路、半導体装置 |
-
1991
- 1991-01-16 JP JP1700291A patent/JP2998220B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10135804A (ja) * | 1996-08-19 | 1998-05-22 | Siemens Ag | 電界効果により制御される半導体デバイス用駆動回路装置 |
| CN111277253A (zh) * | 2019-12-31 | 2020-06-12 | 启攀微电子（上海）有限公司 | 一种具备恒流功能的高压负载开关电路 |
| JP2022047248A (ja) * | 2020-09-11 | 2022-03-24 | 富士電機株式会社 | 集積回路、半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2998220B2 (ja) | 2000-01-11 |
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