JPH04250714A - 短絡回路保護付きパルス制御ゲート回路 - Google Patents
短絡回路保護付きパルス制御ゲート回路Info
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- JPH04250714A JPH04250714A JP3121757A JP12175791A JPH04250714A JP H04250714 A JPH04250714 A JP H04250714A JP 3121757 A JP3121757 A JP 3121757A JP 12175791 A JP12175791 A JP 12175791A JP H04250714 A JPH04250714 A JP H04250714A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/0406—Modifications for accelerating switching in composite switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Protection Of Static Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタ及
び絶縁ゲート・バイポーラ・トランジスタのような容量
制御を有する電力トランジスタの制御に関する。
び絶縁ゲート・バイポーラ・トランジスタのような容量
制御を有する電力トランジスタの制御に関する。
【０００２】本発明は、特に制御回路が電力回路から絶
縁され、逆極性の短いパルスを発生することにより電力
トランジスタをターン・オフさせるまでは、短いパルス
が前記電力トランジスタをスイッチング・オン可能な制
御装置を得ることを目的とする。
縁され、逆極性の短いパルスを発生することにより電力
トランジスタをターン・オフさせるまでは、短いパルス
が前記電力トランジスタをスイッチング・オン可能な制
御装置を得ることを目的とする。
【０００３】本発明の目的は、デューティ・サイクルの
制限なしに、低周波で動作可能、かつ電力トランジスタ
の高速度スイッチングが可能な非常に簡単な回路を提供
することにある。
制限なしに、低周波で動作可能、かつ電力トランジスタ
の高速度スイッチングが可能な非常に簡単な回路を提供
することにある。
【０００４】本発明の他の目的は、負荷における回路に
短絡がある場合に、前記電力トランジスタの導通を遮断
する手段を備えた制御回路を提供することにある。
短絡がある場合に、前記電力トランジスタの導通を遮断
する手段を備えた制御回路を提供することにある。
【０００５】更に、本発明の目的は、負荷における回路
に短絡が発生したことについての表示を前記電力回路の
一部に供給する手段を備えた制御回路を提供することに
ある。
に短絡が発生したことについての表示を前記電力回路の
一部に供給する手段を備えた制御回路を提供することに
ある。
【０００６】
【課題を解決するための手段】第１のゲート端子及び第
２の基準端子と、前記第１のゲート端子と前記第２の基
準端子との間に接続された補助ＭＯＳトランジスタと、
第３及び第４の端子を有し、前記第１のゲート端子及び
前記第２の基準端子に接続されたパルス変圧器の二次巻
線とを備えた絶縁ゲート電力トランジスタ用のパルス制
御ゲート回路を提供することである。このパルス制御ゲ
ート回路は前記第２の基準端子と前記第４の端子との間
に接続されとた第１のダイオードと、前記第４の端子と
補助ＭＯＳトランジスタとの間に接続された２つの単方
向に導通の並列な経路とを備え、これら経路のうちの一
つが前記パルス変圧器の二次巻線へ正極性及び負極性の
パルスが印加されたときに導通状態になる。各経路は第
１及び第２のＭＯＳトランジスタとそれぞれ直列な第２
及び第３のダイオードを備えている。前記２つのダイオ
ードは逆並列に接続され、前記２つのＭＯＳトランジス
タは逆チャネル型のものであり、これらのゲートが相互
接続され、前記第３の端子に接続されている。
２の基準端子と、前記第１のゲート端子と前記第２の基
準端子との間に接続された補助ＭＯＳトランジスタと、
第３及び第４の端子を有し、前記第１のゲート端子及び
前記第２の基準端子に接続されたパルス変圧器の二次巻
線とを備えた絶縁ゲート電力トランジスタ用のパルス制
御ゲート回路を提供することである。このパルス制御ゲ
ート回路は前記第２の基準端子と前記第４の端子との間
に接続されとた第１のダイオードと、前記第４の端子と
補助ＭＯＳトランジスタとの間に接続された２つの単方
向に導通の並列な経路とを備え、これら経路のうちの一
つが前記パルス変圧器の二次巻線へ正極性及び負極性の
パルスが印加されたときに導通状態になる。各経路は第
１及び第２のＭＯＳトランジスタとそれぞれ直列な第２
及び第３のダイオードを備えている。前記２つのダイオ
ードは逆並列に接続され、前記２つのＭＯＳトランジス
タは逆チャネル型のものであり、これらのゲートが相互
接続され、前記第３の端子に接続されている。
【０００７】本発明の特徴によれば、その負荷が短絡さ
れたときにパルス変圧器の二次巻線の導通を遮断させる
遮断断手段を備えると共に、これらの遮断手段は前記第
１のダイオードと並列な経路を備え、前記経路は前記電
力トランジスタにおける電流が所定の値を超えたとき、
又は前記電力トランジスタにおける順方向の電圧降下が
所定値を超えたときは、スィッチ・オンとなる。
れたときにパルス変圧器の二次巻線の導通を遮断させる
遮断断手段を備えると共に、これらの遮断手段は前記第
１のダイオードと並列な経路を備え、前記経路は前記電
力トランジスタにおける電流が所定の値を超えたとき、
又は前記電力トランジスタにおける順方向の電圧降下が
所定値を超えたときは、スィッチ・オンとなる。
【０００８】本発明の特徴によれば、電力トランジスタ
のゲートの充電中に前記経路のスイッチング・オンを禁
止する手段が備えられる。
のゲートの充電中に前記経路のスイッチング・オンを禁
止する手段が備えられる。
【０００９】本発明の以上及び他の目的、特徴及び効果
は、添付する図面に示す好ましい実施例の詳細な説明か
ら明かとなる。
は、添付する図面に示す好ましい実施例の詳細な説明か
ら明かとなる。
【００１０】
【実施例】図１及び図２は本発明の同一の実施例を示す
。本発明は、概して電力トランジスタ即ち主トランジス
タＴｐのスイッチングに関連し、その第１のゲート端子
が電源電圧Ｖに接続され、他の主端子即ち基準端子が負
荷Ｌに接続されている。負荷Ｌはフリー・ホイール・ダ
イオードと並列な誘導負荷である。
。本発明は、概して電力トランジスタ即ち主トランジス
タＴｐのスイッチングに関連し、その第１のゲート端子
が電源電圧Ｖに接続され、他の主端子即ち基準端子が負
荷Ｌに接続されている。負荷Ｌはフリー・ホイール・ダ
イオードと並列な誘導負荷である。
【００１１】本発明によれば、第１の極性のパルスが変
圧器の二次巻線Ｗ２に到達すると、主トランジスタＴｐ
をスイッチング・オンさせる手段が備えられている。補
助トランジスタＴ１が主トランジスタＴｐのゲートと基
準電極との間に接続されている。補助トランジスタＴ１
の導通状態は主トランジスタＴｐの導通状態に対してコ
ンプリメンタリとなるように制御されている。従って、
主トランジスタＴｐがオフのときは補助トランジスタＴ
１はオンとなり、主トランジスタＴｐがオンのときは補
助トランジスタＴ１がオフとなり、主トランジスタＴｐ
のゲートに発生し得る全ての寄生負荷を除去することで
あり、主トランジスタＴｐのゲート容量を放電しないよ
うにする。
圧器の二次巻線Ｗ２に到達すると、主トランジスタＴｐ
をスイッチング・オンさせる手段が備えられている。補
助トランジスタＴ１が主トランジスタＴｐのゲートと基
準電極との間に接続されている。補助トランジスタＴ１
の導通状態は主トランジスタＴｐの導通状態に対してコ
ンプリメンタリとなるように制御されている。従って、
主トランジスタＴｐがオフのときは補助トランジスタＴ
１はオンとなり、主トランジスタＴｐがオンのときは補
助トランジスタＴ１がオフとなり、主トランジスタＴｐ
のゲートに発生し得る全ての寄生負荷を除去することで
あり、主トランジスタＴｐのゲート容量を放電しないよ
うにする。
【００１２】更に、本発明は、主トランジスタＴｐのゲ
ートの放電、及び主トランジスタＴ１のゲートの非充電
のためのターン・オン処理中に単方向電流を確保し、こ
れによってゲートは逆極性のパルスが発生するまで、そ
の状態を保持する手段を提供するものである。
ートの放電、及び主トランジスタＴ１のゲートの非充電
のためのターン・オン処理中に単方向電流を確保し、こ
れによってゲートは逆極性のパルスが発生するまで、そ
の状態を保持する手段を提供するものである。
【００１３】当該技術分野に習熟する者は、二次巻線Ｗ
２に発生する単方向パルスを転送する種々の手段を提供
することが可能である。単方向電流を確保する手段の好
ましい実施例は、図１及び図２に示されている。パルス
制御ゲート回路は補助トランジスタＴ１と、二次巻線Ｗ
２の下側端子との間に接続されたダイオードＤを備えて
いる。更に、二次巻線Ｗ２の下側端子は並列に２つの経
路を介して補助トランジスタＴ１のゲートに接続されて
いる。それぞれは他の経路のダイオードと逆極性の極性
を有するダイオードＤ１及びＤ２を備えている。各ダイ
オードはスイッチと直列であり、２つのスイッチは、以
下で説明するように、互いに逆に制御されている。
２に発生する単方向パルスを転送する種々の手段を提供
することが可能である。単方向電流を確保する手段の好
ましい実施例は、図１及び図２に示されている。パルス
制御ゲート回路は補助トランジスタＴ１と、二次巻線Ｗ
２の下側端子との間に接続されたダイオードＤを備えて
いる。更に、二次巻線Ｗ２の下側端子は並列に２つの経
路を介して補助トランジスタＴ１のゲートに接続されて
いる。それぞれは他の経路のダイオードと逆極性の極性
を有するダイオードＤ１及びＤ２を備えている。各ダイ
オードはスイッチと直列であり、２つのスイッチは、以
下で説明するように、互いに逆に制御されている。
【００１４】図示の実施例において、主トランジスタＴ
ｐはＮチャネルＭＯＳトランジスタ及び補助トランジス
タＴ１からなる。経路に２つの経路において、第１の制
御スイッチはＰチャネル・エンハンスメントＭＯＳトラ
ンジスタＭ１であり、第２の制御スイッチはＮチャネル
・エンハンスメントＭＯＳトランジスタＭ２である。Ｐ
チャネル・エンハンスメントＭＯＳトランジスタＭ１及
びＮチャネル・エンハンスメントＭＯＳトランジスタＭ
２のゲートは相互接続され、二次巻線Ｗ２の上側端子に
接続される。ダイオードＤ１は補助トランジスタＴ１の
ゲートに流れる正極性の電流が可能なようにバイアスさ
れる。ダイオードＤ２は逆バイアスされる。ダイオード
Ｄは正極性の電流が二次巻線Ｗ２の下側端子に流れるよ
うにバイアスされる。
ｐはＮチャネルＭＯＳトランジスタ及び補助トランジス
タＴ１からなる。経路に２つの経路において、第１の制
御スイッチはＰチャネル・エンハンスメントＭＯＳトラ
ンジスタＭ１であり、第２の制御スイッチはＮチャネル
・エンハンスメントＭＯＳトランジスタＭ２である。Ｐ
チャネル・エンハンスメントＭＯＳトランジスタＭ１及
びＮチャネル・エンハンスメントＭＯＳトランジスタＭ
２のゲートは相互接続され、二次巻線Ｗ２の上側端子に
接続される。ダイオードＤ１は補助トランジスタＴ１の
ゲートに流れる正極性の電流が可能なようにバイアスさ
れる。ダイオードＤ２は逆バイアスされる。ダイオード
Ｄは正極性の電流が二次巻線Ｗ２の下側端子に流れるよ
うにバイアスされる。
【００１５】図１に示す好ましい実施例において、主ト
ランジスタＴｐのターン・オン順序が図示のように、二
次巻線Ｗ２に正極性のパルスを印加することに対応する
。このパルスが発生すると、電流ｉ１ が主トランジス
タＴｐのゲート・ソース間容量及びダイオードＤを介し
て上側端子から二次巻線Ｗ２の下側端子へ流れる。電流
ｉ２ がＮチャネル・エンハンスメントＭＯＳトランジ
スタＭ２のゲート・ソース間容量を介して流れ、これを
スイッチング・オンにする。（同時に、Ｐチャネル・エ
ンハンスメントＭＯＳトランジスタＭ１がターン・オフ
する。）更に、電流ｉ３ （その流れの一部のみを示す
。）は、補助トランジスタＴ１のゲート・ソース間容量
を放電させる。（電流ｉ３ の経路は、ダイオードＤ２
、及びＮチャネル・エンハンスメントＭＯＳトランジス
タＭ２を通過し、ダイオードＤを流れる電流ｉ１ とシ
ャントである。）
ランジスタＴｐのターン・オン順序が図示のように、二
次巻線Ｗ２に正極性のパルスを印加することに対応する
。このパルスが発生すると、電流ｉ１ が主トランジス
タＴｐのゲート・ソース間容量及びダイオードＤを介し
て上側端子から二次巻線Ｗ２の下側端子へ流れる。電流
ｉ２ がＮチャネル・エンハンスメントＭＯＳトランジ
スタＭ２のゲート・ソース間容量を介して流れ、これを
スイッチング・オンにする。（同時に、Ｐチャネル・エ
ンハンスメントＭＯＳトランジスタＭ１がターン・オフ
する。）更に、電流ｉ３ （その流れの一部のみを示す
。）は、補助トランジスタＴ１のゲート・ソース間容量
を放電させる。（電流ｉ３ の経路は、ダイオードＤ２
、及びＮチャネル・エンハンスメントＭＯＳトランジス
タＭ２を通過し、ダイオードＤを流れる電流ｉ１ とシ
ャントである。）
【００１６】更に、例示した種々のダイオードが備えら
れているために、トランジスタＴｐ及び補助トランジス
タＴ１は制御パルスの印加が終了したときの状態に留ま
る。
れているために、トランジスタＴｐ及び補助トランジス
タＴ１は制御パルスの印加が終了したときの状態に留ま
る。
【００１７】図２は主トランジスタＴｐのスイッチング
・オフ順序の適用を示す。主トランジスタＴｐをスイッ
チング・オフするために、二次巻線Ｗ２に負極性のパル
スが印加される。従って、第１の電流ｉ４ がＰチャネ
ル・エンハンスメントＭＯＳトランジスタＭ１をターン
・オンする（同時に、Ｎチャネル・エンハンスメントＭ
ＯＳトランジスタＭ２がターン・オフする）。Ｐチャネ
ル・エンハンスメントＭＯＳトランジスタＭ１が導通す
ると、電流ｉ５ は二次巻線Ｗ２の下側端子からＰチャ
ネル・エンハンスメントＭＯＳトランジスタＭ１、補助
トランジスタＴ１のゲート・ソース間容量、主トランジ
スタＴｐのゲート・ソース間容量を介して二次巻線Ｗ２
の上側端子に流れ得る。従って、同時に補助トランジス
タＴ１のゲートは充電され、主トランジスタＴｐのゲー
トは放電され、これによって、補助トランジスタＴ１が
ターン・オンとなり、主トランジスタＴｐはターン・オ
フとなる。補助トランジスタＴ１がターン・オンとなる
と、主トランジスタＴｐのゲートが補助トランジスタＴ
１、及び直列をなすインピーダンスを介して直接放電す
るのを終結させることができることに注意すべきである
。
・オフ順序の適用を示す。主トランジスタＴｐをスイッ
チング・オフするために、二次巻線Ｗ２に負極性のパル
スが印加される。従って、第１の電流ｉ４ がＰチャネ
ル・エンハンスメントＭＯＳトランジスタＭ１をターン
・オンする（同時に、Ｎチャネル・エンハンスメントＭ
ＯＳトランジスタＭ２がターン・オフする）。Ｐチャネ
ル・エンハンスメントＭＯＳトランジスタＭ１が導通す
ると、電流ｉ５ は二次巻線Ｗ２の下側端子からＰチャ
ネル・エンハンスメントＭＯＳトランジスタＭ１、補助
トランジスタＴ１のゲート・ソース間容量、主トランジ
スタＴｐのゲート・ソース間容量を介して二次巻線Ｗ２
の上側端子に流れ得る。従って、同時に補助トランジス
タＴ１のゲートは充電され、主トランジスタＴｐのゲー
トは放電され、これによって、補助トランジスタＴ１が
ターン・オンとなり、主トランジスタＴｐはターン・オ
フとなる。補助トランジスタＴ１がターン・オンとなる
と、主トランジスタＴｐのゲートが補助トランジスタＴ
１、及び直列をなすインピーダンスを介して直接放電す
るのを終結させることができることに注意すべきである
。
【００１８】前述の回路は、ＮチャネルＭＯＳトランジ
スタであるとして例示した電力トランジスタからなるパ
ルス制御回路について特定の実施例を構成するものであ
るが、他の型式のＭＯＳトランジスタ又は絶縁ゲート・
バイポーラ・トランジスタ（ＩＧＢＴ）であってもよい
。このパルス制御回路の利点はその簡単さ及び部品点数
が少ないことである。従って、この回路を電力トランジ
スタを備えたチップ上に集積化することは、可能である
（二次巻線Ｗ２のみが集積回路の外付けされる）。
スタであるとして例示した電力トランジスタからなるパ
ルス制御回路について特定の実施例を構成するものであ
るが、他の型式のＭＯＳトランジスタ又は絶縁ゲート・
バイポーラ・トランジスタ（ＩＧＢＴ）であってもよい
。このパルス制御回路の利点はその簡単さ及び部品点数
が少ないことである。従って、この回路を電力トランジ
スタを備えたチップ上に集積化することは、可能である
（二次巻線Ｗ２のみが集積回路の外付けされる）。
【００１９】更に、前述の回路の他の利点として、この
回路は負荷の短絡を検出するシステムと相互接続し、回
路の短絡が検出された場合に電力トランジスタの導通を
遮断し、回路の短絡が発生したことを通知することがで
きることである。以下で説明するが、回路が短絡した際
の導通遮断機能は回路の短絡を表示する機能と区別すべ
きものであることが理解されるであろう。実際には、回
路が短絡した場合に、このような遮断の発生を表示する
ことなく、自動的に導通を遮断する回路が存在している
。このような回路により、例えばブリッジ接続又は変換
回路の場合に、周期的に電電トランジスタが動作するよ
うに設計されているときは、各サイクルで導通の開始に
続いて負荷における回路短絡の遮断が続く。その場合は
、このような回路の短絡が存在することを変圧器の一次
側で表示し、命令を停止させて電力部品の過熱及び寿命
時間を改善させることが望ましい。
回路は負荷の短絡を検出するシステムと相互接続し、回
路の短絡が検出された場合に電力トランジスタの導通を
遮断し、回路の短絡が発生したことを通知することがで
きることである。以下で説明するが、回路が短絡した際
の導通遮断機能は回路の短絡を表示する機能と区別すべ
きものであることが理解されるであろう。実際には、回
路が短絡した場合に、このような遮断の発生を表示する
ことなく、自動的に導通を遮断する回路が存在している
。このような回路により、例えばブリッジ接続又は変換
回路の場合に、周期的に電電トランジスタが動作するよ
うに設計されているときは、各サイクルで導通の開始に
続いて負荷における回路短絡の遮断が続く。その場合は
、このような回路の短絡が存在することを変圧器の一次
側で表示し、命令を停止させて電力部品の過熱及び寿命
時間を改善させることが望ましい。
【００２０】図３は図１及び図２に既に示した回路部品
、即ち主トランジスタＴｐ、補助トランジスタＴ１、負
荷Ｌ、ダイオードＤ、ダイオードＤ１かつＰチャネル・
エンハンスメントＭＯＳトランジスタＭ１、ダイオード
Ｄ２かつＮチャネル・エンハンスメントＭＯＳトランジ
スタＭ２及び二次巻線Ｗ２を再度示す。この回路には負
荷と主トランジスタＴｐの基準電極との間で直列に小さ
な値の抵抗ｒｍ が付加されている。抵抗ｒｍ 両端の
電圧はこの実施例の場合ではＮチャネル・エンハンスメ
ントＭＯＳトランジスタＭ３により形成されているスイ
ッチを制御している。このＮチャネル・エンハンスメン
トＭＯＳトランジスタＭ３はダイオードＤ３と直列に接
続されており、ダイオードＤ３及びＤは逆並列に接続さ
れている。Ｎチャネル・エンハンスメントＭＯＳトラン
ジスタＭ３がバイポーラ・トランジスタであるならば、
ダイオードＤ３は備えなくともよい。このダイオードが
存在するのは、通常の技術を用いてＮチャネル・エンハ
ンスメントＭＯＳトランジスタＭ３のようなＭＯＳトラ
ンジスタを得たときに、このトランジスタと並列にダイ
オードＤと同一の極性を有するダイオード（図示なし）
が存在し、このダイオードが遅いので、単にこれを用い
るのが好ましくないということによる。
、即ち主トランジスタＴｐ、補助トランジスタＴ１、負
荷Ｌ、ダイオードＤ、ダイオードＤ１かつＰチャネル・
エンハンスメントＭＯＳトランジスタＭ１、ダイオード
Ｄ２かつＮチャネル・エンハンスメントＭＯＳトランジ
スタＭ２及び二次巻線Ｗ２を再度示す。この回路には負
荷と主トランジスタＴｐの基準電極との間で直列に小さ
な値の抵抗ｒｍ が付加されている。抵抗ｒｍ 両端の
電圧はこの実施例の場合ではＮチャネル・エンハンスメ
ントＭＯＳトランジスタＭ３により形成されているスイ
ッチを制御している。このＮチャネル・エンハンスメン
トＭＯＳトランジスタＭ３はダイオードＤ３と直列に接
続されており、ダイオードＤ３及びＤは逆並列に接続さ
れている。Ｎチャネル・エンハンスメントＭＯＳトラン
ジスタＭ３がバイポーラ・トランジスタであるならば、
ダイオードＤ３は備えなくともよい。このダイオードが
存在するのは、通常の技術を用いてＮチャネル・エンハ
ンスメントＭＯＳトランジスタＭ３のようなＭＯＳトラ
ンジスタを得たときに、このトランジスタと並列にダイ
オードＤと同一の極性を有するダイオード（図示なし）
が存在し、このダイオードが遅いので、単にこれを用い
るのが好ましくないということによる。
【００２１】負荷における電流及び抵抗ｒｍ における
電圧が所定のしきい値を超えたときは、Ｎチャネル・エ
ンハンスメントＭＯＳトランジスタＭ３が導通状態とな
り、主トランジスタＴｐのゲート容量は二次巻線Ｗ２、
ダイオードＤ３、Ｎチャネル・エンハンスメントＭＯＳ
トランジスタＭ３及び抵抗ｒｍを介する経路により放電
される。Ｎチャネル・エンハンスメントＭＯＳトランジ
スタＭ３は回路に短絡がないときは遮断される。ダイオ
ードドＤ３及びＮチャネル・エンハンスメントＭＯＳト
ランジスタＭ３の並列接続はスイッチング・オフ及びこ
の回路の動作には影響しない。
電圧が所定のしきい値を超えたときは、Ｎチャネル・エ
ンハンスメントＭＯＳトランジスタＭ３が導通状態とな
り、主トランジスタＴｐのゲート容量は二次巻線Ｗ２、
ダイオードＤ３、Ｎチャネル・エンハンスメントＭＯＳ
トランジスタＭ３及び抵抗ｒｍを介する経路により放電
される。Ｎチャネル・エンハンスメントＭＯＳトランジ
スタＭ３は回路に短絡がないときは遮断される。ダイオ
ードドＤ３及びＮチャネル・エンハンスメントＭＯＳト
ランジスタＭ３の並列接続はスイッチング・オフ及びこ
の回路の動作には影響しない。
【００２２】他方、回路が短絡している場合に、主トラ
ンジスタＴｐをスイッチングさせるパルスが発生中に主
トランジスタＴｐのゲート容量を放電させることは、こ
のようなパルスの直後を除き、しない。更に、主トラン
ジスタＴｐのゲート容量の放電中に抵抗ｒｍ の端子の
電圧をマスクする回路が設けられている。この実施例の
場合に、この抵抗ｒｍ のマスキング回路は抵抗ｒｍ
と並列に、ＮチャルＭＯＳトランジスタＭ４、抵抗Ｒ４
及びダイオードＤ４の直列接続を有する。トランジスタ
Ｍ４のゲートは、トランジスタＭ５を介して二次巻線Ｗ
２の上側端子に、また抵抗Ｒ６を介して補助トランジス
タＴ１及び主トランジスタＴｐの基準端子に接続される
。トランジスタＭ５のゲートは主トランジスタＴｐのゲ
ートに接続され、抵抗Ｒ５はトランジスタＭ５のゲート
とソースとの間に配置されている。従って、主トランジ
スタＴｐのゲート容量による充電電流は二次巻線Ｗ２の
上側端子から主トランジスタＴｐのゲートへ流れる。即
ち、ターン・オン命令において、抵抗Ｒ５の両端に電圧
が発生し、負電圧がトランジスタＭ５のゲートに現れ、
トランジスタＭ５は導通状態になり、抵抗Ｒ６を介して
電流を流し、トランジスタＭ４をターン・オンさせる。 これは、主トランジスタＴｐのスイッチング・オン中に
負荷に並列なフリー・ホイール・ダイオードが導通する
ことによる電流のピークが主トランジスタＴｐを介して
流れる際に、抵抗ｒｍ をマスクさせるものとなる。主
トランジスタＴｐのゲート容量の充電が完了すると、直
ちにトランジスタＭ５及びトランジスタＭ４を遮断させ
、抵抗ｒｍ の両端の電圧が前述のように、Ｎチャネル
・エンハンスメントＭＯＳトランジスタＭ３を制御し、
主トランジスタＴｐのゲート容量を放電させる。
ンジスタＴｐをスイッチングさせるパルスが発生中に主
トランジスタＴｐのゲート容量を放電させることは、こ
のようなパルスの直後を除き、しない。更に、主トラン
ジスタＴｐのゲート容量の放電中に抵抗ｒｍ の端子の
電圧をマスクする回路が設けられている。この実施例の
場合に、この抵抗ｒｍ のマスキング回路は抵抗ｒｍ
と並列に、ＮチャルＭＯＳトランジスタＭ４、抵抗Ｒ４
及びダイオードＤ４の直列接続を有する。トランジスタ
Ｍ４のゲートは、トランジスタＭ５を介して二次巻線Ｗ
２の上側端子に、また抵抗Ｒ６を介して補助トランジス
タＴ１及び主トランジスタＴｐの基準端子に接続される
。トランジスタＭ５のゲートは主トランジスタＴｐのゲ
ートに接続され、抵抗Ｒ５はトランジスタＭ５のゲート
とソースとの間に配置されている。従って、主トランジ
スタＴｐのゲート容量による充電電流は二次巻線Ｗ２の
上側端子から主トランジスタＴｐのゲートへ流れる。即
ち、ターン・オン命令において、抵抗Ｒ５の両端に電圧
が発生し、負電圧がトランジスタＭ５のゲートに現れ、
トランジスタＭ５は導通状態になり、抵抗Ｒ６を介して
電流を流し、トランジスタＭ４をターン・オンさせる。 これは、主トランジスタＴｐのスイッチング・オン中に
負荷に並列なフリー・ホイール・ダイオードが導通する
ことによる電流のピークが主トランジスタＴｐを介して
流れる際に、抵抗ｒｍ をマスクさせるものとなる。主
トランジスタＴｐのゲート容量の充電が完了すると、直
ちにトランジスタＭ５及びトランジスタＭ４を遮断させ
、抵抗ｒｍ の両端の電圧が前述のように、Ｎチャネル
・エンハンスメントＭＯＳトランジスタＭ３を制御し、
主トランジスタＴｐのゲート容量を放電させる。
【００２３】更に、図３に当該回路の動作を改善するた
めに設計された種々の負荷的な部品を示す。補助トラン
ジスタＴ１のゲート及びソースとの間にはツェナー・ダ
イオードＺ１がある。このツェナー・ダイオードＺ１は
、主としてスイッチング・オフ・パルスの先頭でこのゲ
ート上に過電圧が印加されないようにする。Ｎチャネル
・エンハンスメントＭＯＳトランジスタＭ３のゲートと
ソースとの間には、並列にコンデンサＣ３及び抵抗Ｒ３
が接続されている。コンデンサＣ３、抵抗Ｒ３及びダイ
オードＤ４からなるアッセンブリは、Ｎチャネル・エン
ハンスメントＭＯＳトランジスタＭ３のオンを十分な時
間をもって維持するための時定数を確保しすることによ
り、過電圧が検出されたときは主トランジスタＴｐを完
全に放電させるものである。ダイオードＤ５は抵抗Ｒ５
に並列接続されて主トランジスタＴｐのゲートの放電経
路のインピーダンスを減少させている。
めに設計された種々の負荷的な部品を示す。補助トラン
ジスタＴ１のゲート及びソースとの間にはツェナー・ダ
イオードＺ１がある。このツェナー・ダイオードＺ１は
、主としてスイッチング・オフ・パルスの先頭でこのゲ
ート上に過電圧が印加されないようにする。Ｎチャネル
・エンハンスメントＭＯＳトランジスタＭ３のゲートと
ソースとの間には、並列にコンデンサＣ３及び抵抗Ｒ３
が接続されている。コンデンサＣ３、抵抗Ｒ３及びダイ
オードＤ４からなるアッセンブリは、Ｎチャネル・エン
ハンスメントＭＯＳトランジスタＭ３のオンを十分な時
間をもって維持するための時定数を確保しすることによ
り、過電圧が検出されたときは主トランジスタＴｐを完
全に放電させるものである。ダイオードＤ５は抵抗Ｒ５
に並列接続されて主トランジスタＴｐのゲートの放電経
路のインピーダンスを減少させている。
【００２４】図３の回路は、抵抗ｒｍ により負荷回路
に短絡が発生しているのを検出し、直ちにダイオードＤ
３、Ｎチャネル・エンハンスメントＭＯＳトランジスタ
Ｍ３、及び二次巻線Ｗ２を介して主トランジスタＴｐの
ゲート容量を放電させる。主トランジスタＴｐのゲート
容量の放電により二次巻線Ｗ２に負の電流パルスが流れ
る。この負のパルスが一次巻線で検出されると、回路に
短絡が発生していることが通知され、従ってアラームを
作動させることにより、スイッチング命令の送出を停止
させること、及びスイッチング・オフ命令によりオフ状
態を確認することが可能となる。
に短絡が発生しているのを検出し、直ちにダイオードＤ
３、Ｎチャネル・エンハンスメントＭＯＳトランジスタ
Ｍ３、及び二次巻線Ｗ２を介して主トランジスタＴｐの
ゲート容量を放電させる。主トランジスタＴｐのゲート
容量の放電により二次巻線Ｗ２に負の電流パルスが流れ
る。この負のパルスが一次巻線で検出されると、回路に
短絡が発生していることが通知され、従ってアラームを
作動させることにより、スイッチング命令の送出を停止
させること、及びスイッチング・オフ命令によりオフ状
態を確認することが可能となる。
【００２５】Ｎチャネル・エンハンスメントＭＯＳトラ
ンジスタＭ３の制御には、他の回路の短絡を検出するた
めにに通常の回路を用いることができる。この回路は抵
抗ｒｍ における制御電流の代わりに主トランジスタＴ
ｐのコレクタにおける電圧を制御する。回路が短絡して
いる場合には、主トランジスタＴｐのコレクタ・エミッ
タ間電圧が異常に高くなり、スイッチ・オン・パルスの
後縁でＮチャネル・エンハンスメントＭＯＳトランジス
タＭ３のゲートを作動させて、二次巻線Ｗ２における主
トランジスタＴｐの放電させると共に、警報回路を作動
させる公知の手段を用いることができる。
ンジスタＭ３の制御には、他の回路の短絡を検出するた
めにに通常の回路を用いることができる。この回路は抵
抗ｒｍ における制御電流の代わりに主トランジスタＴ
ｐのコレクタにおける電圧を制御する。回路が短絡して
いる場合には、主トランジスタＴｐのコレクタ・エミッ
タ間電圧が異常に高くなり、スイッチ・オン・パルスの
後縁でＮチャネル・エンハンスメントＭＯＳトランジス
タＭ３のゲートを作動させて、二次巻線Ｗ２における主
トランジスタＴｐの放電させると共に、警報回路を作動
させる公知の手段を用いることができる。
【００２６】図４は二次巻線Ｗ２に関連した一次巻線Ｗ
１の制御回路の実施例を示す。この回路は、通常、主ト
ランジスタＴｐが導通状態にある間に二次巻線Ｗ２に発
生した負極性電流パルスを検出し、この電流パルスが一
次巻線Ｗ１に対応した負極性パルスを発生させる。
１の制御回路の実施例を示す。この回路は、通常、主ト
ランジスタＴｐが導通状態にある間に二次巻線Ｗ２に発
生した負極性電流パルスを検出し、この電流パルスが一
次巻線Ｗ１に対応した負極性パルスを発生させる。
【００２７】図４に示す一次巻線Ｗ１の制御回路は、そ
れぞれ逆極性のダイオードと並列なスイッチを有する４
つの脚１１〜１４を備えたブリッジ接続からなる。電源
線ＶＣＣと接地ＧＮＤとの間には第１のブリッジ対角線
が接続される。一次巻線Ｗ１は第２のブリッジ対角線上
に配置される。図に示すように、スイッチ１２及び１３
のスイッチ・オンによる第１の極性のパルスは、スイッ
チ・オン・パルスに対応する。また、スイッチ１１及び
１４のスイッチ・オンによる第２の極性のパルスは、ス
イッチ・オフ・パルスの供給に対応する。この場合に、
第１の極性のパルスを供給した後のオン状態では、スイ
ッチ１３及び１４がオンでなければならず、スイッチ１
１及び１２はオフである。負荷回路の短絡により、及び
主トランジスタＴｐのゲートの放電により、一次巻線Ｗ
１の負極性パルスが発生する可能性を検出することが望
ましいのは、この状態である。このために、例えば逆並
列接続のダイオードにより構成されたインピーダンス１
５が、ブリッジを構成するスイッチ１３の脚に接続され
ている。この場合に、インピーダンス１５に現れる一次
巻線Ｗ１の負極性のパルスに対応し、決定済みの極性の
電圧が発生したことを通常的に容易に判断することにな
る。警報を制御し、かつ電力トランジスタのオフ状態を
確認するために、このような検出を用いることができる
。
れぞれ逆極性のダイオードと並列なスイッチを有する４
つの脚１１〜１４を備えたブリッジ接続からなる。電源
線ＶＣＣと接地ＧＮＤとの間には第１のブリッジ対角線
が接続される。一次巻線Ｗ１は第２のブリッジ対角線上
に配置される。図に示すように、スイッチ１２及び１３
のスイッチ・オンによる第１の極性のパルスは、スイッ
チ・オン・パルスに対応する。また、スイッチ１１及び
１４のスイッチ・オンによる第２の極性のパルスは、ス
イッチ・オフ・パルスの供給に対応する。この場合に、
第１の極性のパルスを供給した後のオン状態では、スイ
ッチ１３及び１４がオンでなければならず、スイッチ１
１及び１２はオフである。負荷回路の短絡により、及び
主トランジスタＴｐのゲートの放電により、一次巻線Ｗ
１の負極性パルスが発生する可能性を検出することが望
ましいのは、この状態である。このために、例えば逆並
列接続のダイオードにより構成されたインピーダンス１
５が、ブリッジを構成するスイッチ１３の脚に接続され
ている。この場合に、インピーダンス１５に現れる一次
巻線Ｗ１の負極性のパルスに対応し、決定済みの極性の
電圧が発生したことを通常的に容易に判断することにな
る。警報を制御し、かつ電力トランジスタのオフ状態を
確認するために、このような検出を用いることができる
。
【００２８】当該技術分野に習熟する者は本発明による
回路の種々の変形を考えることができる。肝要な点は、
各回路に示された機能を編成することである。
回路の種々の変形を考えることができる。肝要な点は、
各回路に示された機能を編成することである。
【００２９】特許請求の範囲において「結合」なる語は
、他の複数の部品の挿入を可能とした２つの部品間の接
続を表すために用いられ、「接続」なる語は直接といっ
てよい接続を表すのに用いられる。
、他の複数の部品の挿入を可能とした２つの部品間の接
続を表すために用いられ、「接続」なる語は直接といっ
てよい接続を表すのに用いられる。
【図１】スイッチング・オンの順序及びスイッチング・
オフの順序における本発明の同一の実施例を示す図であ
る。
オフの順序における本発明の同一の実施例を示す図であ
る。
【図２】スイッチング・オンの順序及びスイッチング・
オフの順序における図１と同一の実施例を示す図である
。
オフの順序における図１と同一の実施例を示す図である
。
【図３】短絡中にメイン・トランジスタの導通を遮断す
る付加的な手段を有する図１及び図２のうちの一方と同
一の回路を示す図である。
る付加的な手段を有する図１及び図２のうちの一方と同
一の回路を示す図である。
【図４】本発明により用いられるパルス変圧器の一次巻
線に関連した制御回路の実施例を示す図である。
線に関連した制御回路の実施例を示す図である。
Ｄ、Ｄ１、Ｄ２ ダイオード
Ｍ１ Ｐチャネル・エンハンスメントＭＯＳトランジ
スタ Ｍ２ Ｎチャネル・エンハンスメントＭＯＳトランジ
スタ Ｍ４、Ｍ５ トランジスタ ｒｍ 抵抗 Ｔ１ 補助トランジスタ Ｔｐ 主トランジスタ Ｗ２ 二次巻線
スタ Ｍ２ Ｎチャネル・エンハンスメントＭＯＳトランジ
スタ Ｍ４、Ｍ５ トランジスタ ｒｍ 抵抗 Ｔ１ 補助トランジスタ Ｔｐ 主トランジスタ Ｗ２ 二次巻線
Claims (7)
- 【請求項１】 第１のゲート端子及び第２の基準端子
を有し、絶縁ゲートをもつ電力トランジスタ用の短絡回
路保護付きパルス制御ゲート回路において、前記第１の
ゲート端子と前記第２の基準端子との間に接続された補
助ＭＯＳトランジスタ（Ｔ１）と、前記第１のゲート端
子及び前記第２の基準端子に接続された第３及び第４の
端子を有するパルス変圧器の二次巻線（Ｗ２ ）と、前
記第２の基準端子と第４の端子との間に接続された第１
のダイオード（Ｄ）と、前記第４の端子と前記補助トラ
ンジスタのゲートとの間に並列に制御される共に、前記
パルス変圧器の二次巻線に正又は負のパルスが印加され
たときは交互に導通状態にされる単方向性の２つの導電
経路（Ｄ１、Ｍ１；Ｄ２、Ｍ２）とを備え、前記導電経
路はそれぞれ第１及び第２のＭＯＳトランジスタ（Ｍ１
、Ｍ２）と直列に第２及び第３のダイオード（Ｄ１、Ｄ
２）を備え、前記第２及び第３のダイオードは逆並列に
接続され、前記ＭＯＳトランジスタは逆チャネル型のも
のであり、それらのゲートは相互接続され、かつ前記第
３の端子に接続されていることを特徴とする短絡回路保
護付きパルス制御ゲート回路。 - 【請求項２】 請求項１記載の短絡回路保護付きパル
ス制御ゲート回路において、その負荷が短絡されたとき
は前記電力トランジスタの導通を遮断させる遮断断手段
を備えると共に、前記遮断手段は前記第１のダイオード
（Ｄ）と並列な経路を備え、前記経路は前記電力トラン
ジスタにおける電流が所定値を超えたとき、又は前記電
力トランジスタの導通状態での前記電圧降下が所定値を
超えたときは、スィッチ・オンとなることを特徴とする
短絡回路保護付きパルス制御ゲート回路。 - 【請求項３】 請求項２記載の短絡回路保護付きパル
ス制御ゲート回路において、前記経路は前記第１のダイ
オード（Ｄ３）及び第３のＭＯＳトランジスタ（Ｍ３）
に対して逆に接続された第４のダイオード（Ｄ３）を備
え、そのゲートは前記電力トランジスタの基準電極に接
続され、前記基準電極は測定抵抗（ｒｍ）を介して前記
第２端子に接続されていることを特徴とする短絡回路保
護付きパルス制御ゲート回路。 - 【請求項４】 請求項２記載の短絡回路保護付きパル
ス制御ゲート回路において、前記電力トランジスタのゲ
ート容量の充電中に前記経路の導通を禁止する禁止手段
（Ｍ４、Ｍ５、Ｒ５、Ｒ６）を備えていることを特徴と
する短絡回路保護付きパルス制御ゲート回路。 - 【請求項５】請求項４記載の短絡回路保護付きパルス制
御ゲート回路において、前記禁止手段は第４及び第５の
ＭＯＳトランジスタを備え、前記第４のＭＯＳトランジ
スタは前記第４の抵抗（Ｒ４）を介して前記測定抵抗の
端子に接続され、前記第５のＭＯＳトランジスタ（Ｍ５
）は前記第４のトランジスタのゲートと前記第３の端子
との間に接続され、前記第５のＭＯＳトランジスタのゲ
ートは前記第１の端子に接続され、前記第１の端子と前
記第３の端子との間にはインピーダンスが接続されてい
ることを特徴とする短絡回路保護付きパルス制御ゲート
回路。 - 【請求項６】 請求項２記載の短絡回路保護付きパル
ス制御ゲート回路において、前記変圧器の一次巻線は、
電力トランジスタ（Ｔｐ）のゲート電極間容量を前記二
次巻線に放電させるパルスが通過したのを検出して前記
経路のスイッチング・オンにさせるための回路に接続さ
れていることを特徴とする短絡回路保護付きパルス制御
ゲート回路。 - 【請求項７】 請求項６記載の短絡回路保護付きパル
ス制御ゲート回路において、前記変圧器の一次巻線はブ
リッジ接続により付勢され、前記検出回路はブリッジ接
続のうちの一つの脚に接続され、その脚は前記電力トラ
ンジスタがパルスにより導通状態に制御されたときに導
通状態となることを特徴とする短絡回路保護付きパルス
制御ゲート回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR90/05692 | 1990-04-25 | ||
| FR909005692A FR2661573B1 (fr) | 1990-04-25 | 1990-04-25 | Circuit de commande de grille par impulsion avec securite de court-circuit. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04250714A true JPH04250714A (ja) | 1992-09-07 |
Family
ID=9396370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3121757A Withdrawn JPH04250714A (ja) | 1990-04-25 | 1991-04-25 | 短絡回路保護付きパルス制御ゲート回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5138515A (ja) |
| EP (1) | EP0454597B1 (ja) |
| JP (1) | JPH04250714A (ja) |
| DE (1) | DE69123483T2 (ja) |
| FR (1) | FR2661573B1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1248607B (it) * | 1991-05-21 | 1995-01-19 | Cons Ric Microelettronica | Circuito di pilotaggio di un transistore di potenza con una corrente di base funzione predeterminata di quella di collettore |
| DE9113753U1 (de) * | 1991-11-05 | 1993-03-04 | Robert Bosch Gmbh, 7000 Stuttgart | Zündspule für Zündanlagen von Brennkraftmaschinen |
| US5264736A (en) * | 1992-04-28 | 1993-11-23 | Raytheon Company | High frequency resonant gate drive for a power MOSFET |
| US5410190A (en) * | 1992-12-17 | 1995-04-25 | Sgs-Thomson Microelectronics, Inc. | Circuit for shortening the turn-off time of a power transistor |
| US5406130A (en) * | 1993-08-09 | 1995-04-11 | Micrel, Inc. | Current driver with shutdown circuit |
| US5434527A (en) * | 1993-10-25 | 1995-07-18 | Caterpillar Inc. | Gate drive circuit |
| US5635867A (en) * | 1994-07-20 | 1997-06-03 | Lucent Technologies Inc. | High performance drive structure for MOSFET power switches |
| US5786687A (en) * | 1996-12-03 | 1998-07-28 | Compaq Computer Corporation | Transformer-isolated pulse drive circuit |
| JP3560432B2 (ja) * | 1996-12-18 | 2004-09-02 | 株式会社日立製作所 | Ｍｏｓトランジスタの駆動装置 |
| US5900683A (en) * | 1997-12-23 | 1999-05-04 | Ford Global Technologies, Inc. | Isolated gate driver for power switching device and method for carrying out same |
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| US6278306B1 (en) * | 1999-06-07 | 2001-08-21 | Sun Microsystems, Inc. | Method for an output driver with improved slew rate control |
| US6281729B1 (en) * | 1999-06-07 | 2001-08-28 | Sun Microsystems, Inc. | Output driver with improved slew rate control |
| US6366139B1 (en) * | 1999-06-07 | 2002-04-02 | Sun Microsystems, Inc. | Method for an output driver with improved impedance control |
| US6294924B1 (en) | 1999-09-20 | 2001-09-25 | Sun Microsystems, Inc. | Dynamic termination logic driver with improved slew rate control |
| US6297677B1 (en) | 1999-09-20 | 2001-10-02 | Sun Microsystems, Inc. | Method for a dynamic termination logic driver with improved slew rate control |
| US6316957B1 (en) | 1999-09-20 | 2001-11-13 | Sun Microsystems, Inc. | Method for a dynamic termination logic driver with improved impedance control |
| US6420913B1 (en) | 1999-09-20 | 2002-07-16 | Sun Microsystems, Inc. | Dynamic termination logic driver with improved impedance control |
| EP1415398A2 (en) * | 2001-07-25 | 2004-05-06 | Koninklijke Philips Electronics N.V. | Output driver equipped with a sensing resistor for measuring the current in the output driver |
| US7443276B2 (en) * | 2005-08-30 | 2008-10-28 | Netio Networking Technology | Electromagnetic coupling galvanic isolated digital output circuit with output feedback |
| EP2171835B1 (en) * | 2007-07-09 | 2014-07-23 | Power Concepts NZ Limited | Drive circuit |
| US20090251391A1 (en) * | 2008-04-02 | 2009-10-08 | Solomon Systech Limited | Method and apparatus for power recycling in a display system |
| JP5171979B2 (ja) * | 2011-04-08 | 2013-03-27 | 三菱電機株式会社 | 電子制御装置 |
| DE102014202460B3 (de) * | 2013-10-14 | 2015-02-05 | Continental Automotive Gmbh | Verfahren zum Erkennen eines Leitungskurzschlusses oder einer Leitungsunterbrechung bei einer geschalteten induktiven Last |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS61242416A (ja) * | 1985-04-20 | 1986-10-28 | Yaskawa Electric Mfg Co Ltd | パワ−ｍｏｓ・ｆｅｔ駆動回路 |
| US4691129A (en) * | 1986-03-19 | 1987-09-01 | Siemens Aktiengesellschaft | Drive circuit for a power MOSFET with source-side load |
| JPS63133819A (ja) * | 1986-11-11 | 1988-06-06 | シーメンス、アクチエンゲゼルシヤフト | 自己保護性電力開閉器の回路装置 |
| FR2630276B1 (fr) * | 1988-04-14 | 1992-07-03 | Bendix Electronics Sa | Circuit de commande d'une charge inductive |
| NL8801996A (nl) * | 1988-08-10 | 1990-03-01 | Philips Nv | Schakelinrichting voor het aansturen van een vermogensveldeffekttransistor. |
-
1990
- 1990-04-25 FR FR909005692A patent/FR2661573B1/fr not_active Expired - Fee Related
-
1991
- 1991-04-22 EP EP91420131A patent/EP0454597B1/fr not_active Expired - Lifetime
- 1991-04-22 DE DE69123483T patent/DE69123483T2/de not_active Expired - Fee Related
- 1991-04-24 US US07/690,769 patent/US5138515A/en not_active Expired - Lifetime
- 1991-04-25 JP JP3121757A patent/JPH04250714A/ja not_active Withdrawn
Also Published As
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| FR2661573A1 (fr) | 1991-10-31 |
| DE69123483D1 (de) | 1997-01-23 |
| DE69123483T2 (de) | 1997-06-12 |
| EP0454597A1 (fr) | 1991-10-30 |
| US5138515A (en) | 1992-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |