JPH04242454A - キャッシュメモリの一致処理方式 - Google Patents
キャッシュメモリの一致処理方式Info
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- JPH04242454A JPH04242454A JP3003582A JP358291A JPH04242454A JP H04242454 A JPH04242454 A JP H04242454A JP 3003582 A JP3003582 A JP 3003582A JP 358291 A JP358291 A JP 358291A JP H04242454 A JPH04242454 A JP H04242454A
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- JP
- Japan
- Prior art keywords
- cache memory
- data
- processor
- memory
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 88
- 238000003672 processing method Methods 0.000 claims description 6
- 230000008676 import Effects 0.000 claims description 2
- 230000006866 deterioration Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリの一致
処理方式、特に主記憶装置を共有する処理装置が多階層
構成のキャッシュメモリを採用するデータ処理装置にお
けるキャッシュメモリの一致処理方式に関する。
処理方式、特に主記憶装置を共有する処理装置が多階層
構成のキャッシュメモリを採用するデータ処理装置にお
けるキャッシュメモリの一致処理方式に関する。
【０００２】
【従来の技術】処理装置が主記憶装置を共有するデータ
処理装置において、主記憶の一部の内容をキャッシュメ
モリに一時的に格納した場合、主記憶上の該当番地の内
容が他の処理装置によって各替えられると、キャッシュ
メモリの内容との不一致が生じシステムが誤動作する。
処理装置において、主記憶の一部の内容をキャッシュメ
モリに一時的に格納した場合、主記憶上の該当番地の内
容が他の処理装置によって各替えられると、キャッシュ
メモリの内容との不一致が生じシステムが誤動作する。
【０００３】これを避けるため、キャッシュメモリの該
当箇所（あるいは全体）を無効化する等のキャッシュ一
致処理が従来から行われている。
当箇所（あるいは全体）を無効化する等のキャッシュ一
致処理が従来から行われている。
【０００４】ところで、最近のＬＳＩ技術の進歩により
、ＬＳＩ１チップで構成されるマイクロプロセッサにお
いてもキャッシュメモリが内蔵される例がふえているが
、チップ内には大容量のキャッシュメモリが内蔵できな
いので、各処理装置では小容量のキャッシュメモリをチ
ップ内に置き、高性能化のためチップの外部（処理装置
の内部）に大容量のキャッシュメモリを置く２階層構成
を採ることがある。
、ＬＳＩ１チップで構成されるマイクロプロセッサにお
いてもキャッシュメモリが内蔵される例がふえているが
、チップ内には大容量のキャッシュメモリが内蔵できな
いので、各処理装置では小容量のキャッシュメモリをチ
ップ内に置き、高性能化のためチップの外部（処理装置
の内部）に大容量のキャッシュメモリを置く２階層構成
を採ることがある。
【０００５】この場合、マイクロプロセッサの実行部か
らの主記憶参照は、まず内蔵キャッシュメモリを参照し
、ヒットしなかった時に外部キャッシュメモリを参照す
る。これもヒットしなかった時にのみ、システムバスを
通じて主記憶装置への参照が行われる。
らの主記憶参照は、まず内蔵キャッシュメモリを参照し
、ヒットしなかった時に外部キャッシュメモリを参照す
る。これもヒットしなかった時にのみ、システムバスを
通じて主記憶装置への参照が行われる。
【０００６】このような多階層構成のキャッシュメモリ
におけるキャッシュ一致処理では、システムバスが直接
にマイクロプロセッサに接続されていないので、他の処
理装置による主記憶書込番地を知ることができない。そ
こで、従来は次のような方法がとられていた。
におけるキャッシュ一致処理では、システムバスが直接
にマイクロプロセッサに接続されていないので、他の処
理装置による主記憶書込番地を知ることができない。そ
こで、従来は次のような方法がとられていた。
【０００７】１．チップ内の小要領キャッシュメモリは
番地選択をしないで全部無効化する。他の処理装置によ
る何らかの書込が行われた都度に無効化するのではなく
、ソフトウェアによって与えられるタスク切替等のタイ
ミングでのみ行うのが一般的である。
番地選択をしないで全部無効化する。他の処理装置によ
る何らかの書込が行われた都度に無効化するのではなく
、ソフトウェアによって与えられるタスク切替等のタイ
ミングでのみ行うのが一般的である。
【０００８】２．システムバスの番地情報をマイクロプ
ロセッサの専用の入力端子からマイクロプロセッサ内に
導きキャッシュの無効化を行う。
ロセッサの専用の入力端子からマイクロプロセッサ内に
導きキャッシュの無効化を行う。
【０００９】３．外部キャッシュメモリ内に内蔵キャッ
シュメモリ中の情報の有無も記憶しておき、他の処理装
置による主記憶書込があった時、その番地の内容が内蔵
キャッシュメモリにある場合のみマイクロプロセッサと
外部キャッシュメモリ間のバス線を通じて番地を送り、
内蔵キャッシュメモリの当該部分の無効化を行なう。
シュメモリ中の情報の有無も記憶しておき、他の処理装
置による主記憶書込があった時、その番地の内容が内蔵
キャッシュメモリにある場合のみマイクロプロセッサと
外部キャッシュメモリ間のバス線を通じて番地を送り、
内蔵キャッシュメモリの当該部分の無効化を行なう。
【００１０】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリ一致処理方式のうち、第１番目の方式では、
無効化頻度が低くないのでキャッシュヒット率が低下し
てプロセッサ性能が上らないという欠点がある。
シュメモリ一致処理方式のうち、第１番目の方式では、
無効化頻度が低くないのでキャッシュヒット率が低下し
てプロセッサ性能が上らないという欠点がある。
【００１１】また第２番目の方式では、プロセッサ性能
の低下の心配は少いが多数の入力端子を余分に持たねば
ならず、チップ構造（大きさ、信頼度等）上不利になる
。第３番目の方式では、最も性能低下が少ないが、外部
キャッシュメモリ中に内蔵キャッシュメモリのアドレス
マッピング／置換アルゴリズムや番地情報を持つ必要が
あり、ハードウェア量がふえるという問題がある。
の低下の心配は少いが多数の入力端子を余分に持たねば
ならず、チップ構造（大きさ、信頼度等）上不利になる
。第３番目の方式では、最も性能低下が少ないが、外部
キャッシュメモリ中に内蔵キャッシュメモリのアドレス
マッピング／置換アルゴリズムや番地情報を持つ必要が
あり、ハードウェア量がふえるという問題がある。
【００１２】
【課題を解決するための手段】本発明の方式は、主記憶
装置を共有する処理装置それぞれが多階層キャッシュメ
モリ構成を採用するデータ処理装置におけるキャッシュ
メモリの一致処理方式において、主記憶装置とシステム
バスにより接続されている上位キャッシュメモリは、主
記憶データを取り込むべく旧データを消去した場合にプ
ロセッサ寄りの下位キャッシュメモリに当該番地情報を
供給して前記旧データを無効化させ、また、他の処理装
置によって書き換えられた主記憶データを保持している
場合には、当該番地情報およびデータを前記下位キャッ
シュメモリに供給して無効化させるように制御すること
を特徴とする。
装置を共有する処理装置それぞれが多階層キャッシュメ
モリ構成を採用するデータ処理装置におけるキャッシュ
メモリの一致処理方式において、主記憶装置とシステム
バスにより接続されている上位キャッシュメモリは、主
記憶データを取り込むべく旧データを消去した場合にプ
ロセッサ寄りの下位キャッシュメモリに当該番地情報を
供給して前記旧データを無効化させ、また、他の処理装
置によって書き換えられた主記憶データを保持している
場合には、当該番地情報およびデータを前記下位キャッ
シュメモリに供給して無効化させるように制御すること
を特徴とする。
【００１３】
【実施例】次に本発明について図面を参照して説明する
。
。
【００１４】図１は本発明の一実施例を説明するための
データ処理装置の構成図である。
データ処理装置の構成図である。
【００１５】処理装置６のキャッシュメモリは１チップ
マイクロプロセッサ３内の内蔵キャッシュメモリ４と、
外部キャッシュメモリ２の２階層で構成されている。
マイクロプロセッサ３内の内蔵キャッシュメモリ４と、
外部キャッシュメモリ２の２階層で構成されている。
【００１６】外部キャッシュメモリ２はシステムバス１
との制御線１１およびアドレス線１２を通じてシステム
バス１の動きを監視しており、他の処理装置７がシステ
ムバス１を通じて主記憶装置８への書込を行うと、その
事実を制御線１１を介して知り、アドレス線１２を通じ
て番地情報を取り込み、外部キャッシュメモリ２内に当
該番地の情報を保有しているかどうかチェックする。保
有している場合はその内容を無効化するが、このような
技法は外部キャッシュメモリ２の基本機能であり、その
メカニズムは公知技術である。
との制御線１１およびアドレス線１２を通じてシステム
バス１の動きを監視しており、他の処理装置７がシステ
ムバス１を通じて主記憶装置８への書込を行うと、その
事実を制御線１１を介して知り、アドレス線１２を通じ
て番地情報を取り込み、外部キャッシュメモリ２内に当
該番地の情報を保有しているかどうかチェックする。保
有している場合はその内容を無効化するが、このような
技法は外部キャッシュメモリ２の基本機能であり、その
メカニズムは公知技術である。
【００１７】外部キャッシュメモリ２と１チッププロセ
ッサ３間の制御線２１およびアドレス線２２を通じて主
記憶装置８に書込が行われたこと、およびその番地を１
チッププロセッサ３に通知する。１チッププロセッサ３
から見ると制御線２１、アドレス線２２およびデータ線
２３が直接にシステムバス１と接続されており、システ
ムバス１に接続されている他の処理装置７による主記憶
書込が行われた場合と同様に見える。
ッサ３間の制御線２１およびアドレス線２２を通じて主
記憶装置８に書込が行われたこと、およびその番地を１
チッププロセッサ３に通知する。１チッププロセッサ３
から見ると制御線２１、アドレス線２２およびデータ線
２３が直接にシステムバス１と接続されており、システ
ムバス１に接続されている他の処理装置７による主記憶
書込が行われた場合と同様に見える。
【００１８】外部キャッシュ２内でアドレス一致がとれ
た時に制御線２１およびアドレス線２２に主記憶書込番
地情報をのせるのは制御線２１、アドレス線２２および
データ線２３の起動規則に従って行うことになる。
た時に制御線２１およびアドレス線２２に主記憶書込番
地情報をのせるのは制御線２１、アドレス線２２および
データ線２３の起動規則に従って行うことになる。
【００１９】内蔵キャッシュメモリ４は上記の情報に基
き、自キャッシュ内に当該主記憶データが存在するかど
うかを調べ存在する場合はそれを無効化する。
き、自キャッシュ内に当該主記憶データが存在するかど
うかを調べ存在する場合はそれを無効化する。
【００２０】本方式は、内蔵キャッシュメモリ４中にあ
る主記憶情報が存在する時は必ず外部キャッシュメモリ
２中にも存在するという規則が成立つ場合にのみ正しく
動作する。それを実現するため外部キャッシュメモリ２
は次のような動作も行う。
る主記憶情報が存在する時は必ず外部キャッシュメモリ
２中にも存在するという規則が成立つ場合にのみ正しく
動作する。それを実現するため外部キャッシュメモリ２
は次のような動作も行う。
【００２１】すなわち、外部キャッシュメモリ２はキャ
ッシュミス発生によりその中に新たな主記憶データを取
込むことができるようにするために、他の旧データを消
去した場合、その旧データの（主記憶上の）番地情報を
キャッシュ無効化情報として制御線２１およびアドレス
線２２上にのせ、内蔵キャッシュメモリ４中にある（か
もしれない）その情報の無効化を指示する。
ッシュミス発生によりその中に新たな主記憶データを取
込むことができるようにするために、他の旧データを消
去した場合、その旧データの（主記憶上の）番地情報を
キャッシュ無効化情報として制御線２１およびアドレス
線２２上にのせ、内蔵キャッシュメモリ４中にある（か
もしれない）その情報の無効化を指示する。
【００２２】本実施例では、外部キャッシュメモリ２か
ら１チッププロセッサ３への主記憶書込番地の通知は、
１チッププロセッサ３の主記憶／キャッシュアクセス用
パス（制御線２１，アドレス線２２およびデータ線２３
）を使用しているが、先に述べた従来技術におけるよう
に専用端子から与えることもできる。一致処理のための
主記憶書込番地照合を行う時にプロセッサ実行部５によ
る内蔵キャッシュメモリ４へのアクセスが抑止されるプ
ロセッサにおいては、専用端子から番地を与えてもプロ
セッサの性能低下を抑える効果はある。
ら１チッププロセッサ３への主記憶書込番地の通知は、
１チッププロセッサ３の主記憶／キャッシュアクセス用
パス（制御線２１，アドレス線２２およびデータ線２３
）を使用しているが、先に述べた従来技術におけるよう
に専用端子から与えることもできる。一致処理のための
主記憶書込番地照合を行う時にプロセッサ実行部５によ
る内蔵キャッシュメモリ４へのアクセスが抑止されるプ
ロセッサにおいては、専用端子から番地を与えてもプロ
セッサの性能低下を抑える効果はある。
【００２３】
【発明の効果】以上説明したように、本発明は新たなハ
ードウェア量増加は殆どない。一方、主記憶書込の都度
に内蔵キャッシュメモリの一致チェックを行う方式と比
べると、本方式は内蔵キャッシュメモリにアドレスを送
る頻度は桁違いに小さく、１チッププロセッサから外部
キャッシュメモリへのアクセスの邪魔をしてプロセッサ
性能を低下させることが殆どない。
ードウェア量増加は殆どない。一方、主記憶書込の都度
に内蔵キャッシュメモリの一致チェックを行う方式と比
べると、本方式は内蔵キャッシュメモリにアドレスを送
る頻度は桁違いに小さく、１チッププロセッサから外部
キャッシュメモリへのアクセスの邪魔をしてプロセッサ
性能を低下させることが殆どない。
【図１】本発明の一実施例を説明するためのデータ処理
装置の構成図である。
装置の構成図である。
１ システムバス
２ 外部キャッシュメモリ
３ １チッププロセッサ
４ 内蔵キャッシュメモリ
５ プロセッサ実行部
６，７ 処理装置
８ 主記憶装置
１１，２１，４１ 制御線
１２，２２，４２ アドレス線
１３，２３，４３ データ線
Claims (1)
- 【請求項１】 主記憶装置を共有する処理装置それぞ
れが多階層キャッシュメモリ構成を採用するデータ処理
装置におけるキャッシュメモリの一致処理方式において
、主記憶装置とシステムバスにより接続されている上位
キャッシュメモリは、主記憶データを取り込むべく旧デ
ータを消去した場合にプロセッサ寄りの下位キャッシュ
メモリに当該番地情報を供給して前記旧データを無効化
させ、また、他の処理装置によって書き換えられた主記
憶データを保持している場合には、当該番地情報および
データを前記下位キャッシュメモリに供給して無効化さ
せるように制御することを特徴とするキャッシュメモリ
の一致処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003582A JPH04242454A (ja) | 1991-01-17 | 1991-01-17 | キャッシュメモリの一致処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003582A JPH04242454A (ja) | 1991-01-17 | 1991-01-17 | キャッシュメモリの一致処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04242454A true JPH04242454A (ja) | 1992-08-31 |
Family
ID=11561449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003582A Pending JPH04242454A (ja) | 1991-01-17 | 1991-01-17 | キャッシュメモリの一致処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04242454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235065A (ja) * | 1995-02-22 | 1996-09-13 | Nec Ibaraki Ltd | キャッシュ制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284350A (ja) * | 1985-06-27 | 1987-04-17 | エンコア−・コンピユ−タ・コ−ポレ−シヨン | 階層キヤツシユメモリ装置および方法 |
| JPH03230238A (ja) * | 1990-02-05 | 1991-10-14 | Nippon Telegr & Teleph Corp <Ntt> | キャッシュメモリ制御方式 |
-
1991
- 1991-01-17 JP JP3003582A patent/JPH04242454A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284350A (ja) * | 1985-06-27 | 1987-04-17 | エンコア−・コンピユ−タ・コ−ポレ−シヨン | 階層キヤツシユメモリ装置および方法 |
| JPH03230238A (ja) * | 1990-02-05 | 1991-10-14 | Nippon Telegr & Teleph Corp <Ntt> | キャッシュメモリ制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235065A (ja) * | 1995-02-22 | 1996-09-13 | Nec Ibaraki Ltd | キャッシュ制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970415 |