JPH04242960A - 集積回路用配線 - Google Patents
集積回路用配線Info
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- JPH04242960A JPH04242960A JP43091A JP43091A JPH04242960A JP H04242960 A JPH04242960 A JP H04242960A JP 43091 A JP43091 A JP 43091A JP 43091 A JP43091 A JP 43091A JP H04242960 A JPH04242960 A JP H04242960A
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- wiring
- layer
- sio2
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- tin
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は集積回路用、特にＶＬＳ
Ｉ用の多層配線材料及び構造、並びにこれを用いたコン
ピュータシステムに利用可能であり、同時にリソグラフ
ィ工程とエッチング工程とにより形成される多層配線に
関する。
Ｉ用の多層配線材料及び構造、並びにこれを用いたコン
ピュータシステムに利用可能であり、同時にリソグラフ
ィ工程とエッチング工程とにより形成される多層配線に
関する。
【０００２】
【従来の技術】ＬＳＩの配線に要求される性質としては
、■酸化されにくいこと、■ＣｕのＳｉＯ２ ／Ｓｉ界
面への拡散が起こらないこと、■ＳｉＯ２ 又は絶縁膜
との密着性が優れていること、■水平及び垂直方向への
ヒロック発生を防止できること、■耐エレクトロマイグ
レーション性が優れていること、及び■抵抗が低いこと
等が揚げられる。
、■酸化されにくいこと、■ＣｕのＳｉＯ２ ／Ｓｉ界
面への拡散が起こらないこと、■ＳｉＯ２ 又は絶縁膜
との密着性が優れていること、■水平及び垂直方向への
ヒロック発生を防止できること、■耐エレクトロマイグ
レーション性が優れていること、及び■抵抗が低いこと
等が揚げられる。
【０００３】上記目的を達成するため、１９８９，ＶＬ
ＳＩ Ｍｕｌｔｉｌｅｖｅｌ Ｉｎｔｅｒ−ｃｏｎｎｅ
ｃｔｉｏｎＣｏｎｆｅｒｅｎｃｅ、Ｋ． Ｈｏｓｈｉｎ
ｏ ｅｔａｌ． ＴｉＮ−ｅｎｃａｐｓｕｌａｔｅｄ
Ｃｕ Ｉｎｔｅｒ−ｃｏｎｎｅｃｔｉｏｎ ｆｏｒＶＬ
ＳＩ Ａｐｐｌｉｃａｔｉｏｎ Ｐ．Ｐ．２２６−２３
２には、ＴｉＮ／Ｗ／ＳｉＯ２ 上にＣｕ−１０ｗｔ％
Ｔｉ合金膜を作製し、パターニング後、４ＴｏｒｒのＮ
２ において６００〜８００℃に加熱し、表面を窒化し
てＴｉＮ膜を形成し、耐エレクトロマイグレーション性
に優れた配線を開発できたと報告している。
ＳＩ Ｍｕｌｔｉｌｅｖｅｌ Ｉｎｔｅｒ−ｃｏｎｎｅ
ｃｔｉｏｎＣｏｎｆｅｒｅｎｃｅ、Ｋ． Ｈｏｓｈｉｎ
ｏ ｅｔａｌ． ＴｉＮ−ｅｎｃａｐｓｕｌａｔｅｄ
Ｃｕ Ｉｎｔｅｒ−ｃｏｎｎｅｃｔｉｏｎ ｆｏｒＶＬ
ＳＩ Ａｐｐｌｉｃａｔｉｏｎ Ｐ．Ｐ．２２６−２３
２には、ＴｉＮ／Ｗ／ＳｉＯ２ 上にＣｕ−１０ｗｔ％
Ｔｉ合金膜を作製し、パターニング後、４ＴｏｒｒのＮ
２ において６００〜８００℃に加熱し、表面を窒化し
てＴｉＮ膜を形成し、耐エレクトロマイグレーション性
に優れた配線を開発できたと報告している。
【０００４】またＡｌ配線の下部、上部及びサイドウォ
ールを同一の高融点メタルでカバーした配線に関する報
告（Ｄ．Ｓ．Ｇａｒｄｎｅｒ ： Ｉｎｔｅｒｃｏｎｎ
ｅｃｔｉｏｎｎ ａｎｄ Ｅｌｅｃｔｒｏｍｉｇｒａｔ
ｉｏｎＳｃａｌｉｎｇ Ｔｈｅｏｒｙ ；ＩＥＥＥ Ｔ
ｒａｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
ｖｏｌ． ＥＤ３４， １９８７， Ｐ．Ｐ．６３３−
６４３）がある。
ールを同一の高融点メタルでカバーした配線に関する報
告（Ｄ．Ｓ．Ｇａｒｄｎｅｒ ： Ｉｎｔｅｒｃｏｎｎ
ｅｃｔｉｏｎｎ ａｎｄ Ｅｌｅｃｔｒｏｍｉｇｒａｔ
ｉｏｎＳｃａｌｉｎｇ Ｔｈｅｏｒｙ ；ＩＥＥＥ Ｔ
ｒａｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
ｖｏｌ． ＥＤ３４， １９８７， Ｐ．Ｐ．６３３−
６４３）がある。
【０００５】
【発明が解決しようとする課題】しかし、前記第一の従
来技術ではＣｕ−１０Ｔｉ膜は２．５μΩｃｍ で抵抗
が純Ｃｕよりもかなり高く、しかも化学的に配線のサイ
ドウォール膜を形成する場合には、膜は配線のサイドウ
ォールの表面状態に強い影響をうけ、均一な厚さの膜が
形成できない。しかも、サイドウォール膜は０．０５μ
ｍ と薄い。
来技術ではＣｕ−１０Ｔｉ膜は２．５μΩｃｍ で抵抗
が純Ｃｕよりもかなり高く、しかも化学的に配線のサイ
ドウォール膜を形成する場合には、膜は配線のサイドウ
ォールの表面状態に強い影響をうけ、均一な厚さの膜が
形成できない。しかも、サイドウォール膜は０．０５μ
ｍ と薄い。
【０００６】したがって、サイドウォール不均一な所か
ら横方向及び縦方向のヒロックが発生し、配線ショ−ト
が発生し易い。また、サイドウォール膜は０．０５μｍ
と薄いため、Ｃｕの横方向の拡散を防止できるか否か
不明である。
ら横方向及び縦方向のヒロックが発生し、配線ショ−ト
が発生し易い。また、サイドウォール膜は０．０５μｍ
と薄いため、Ｃｕの横方向の拡散を防止できるか否か
不明である。
【０００７】又、前記第二の従来技術では、同一材料で
配線全体をカバーすることは、リソグラフィ時のアライ
メントに問題が生じ、量産の点で問題がある。
配線全体をカバーすることは、リソグラフィ時のアライ
メントに問題が生じ、量産の点で問題がある。
【０００８】本発明は超高速ＶＬＳＩ等の実現のために
不可欠なＣｕ又はＡｇ配線がそのままでは腐食したり、
Ｓｉ中へ拡散したりして使用できないことに鑑みなされ
たものである。
不可欠なＣｕ又はＡｇ配線がそのままでは腐食したり、
Ｓｉ中へ拡散したりして使用できないことに鑑みなされ
たものである。
【０００９】本発明はまた、Ｃｕ又はＡｇ配線の下部に
バリアを敷いた場合、耐エレクトロマイグレーション性
が低下するのを防止するためになされたものである。し
かも、被覆配線を作製する場合に、最も難しい、アライ
メントの問題を避けることのできる配線構造を提案する
。
バリアを敷いた場合、耐エレクトロマイグレーション性
が低下するのを防止するためになされたものである。し
かも、被覆配線を作製する場合に、最も難しい、アライ
メントの問題を避けることのできる配線構造を提案する
。
【００１０】
【課題を解決するための手段】本発明の集積回路用配線
は、少なくとも前記配線の下部及びサイドウォールに高
融点メタルの単体、この合金又は高融点金属の窒化物の
析出膜を有することを特徴とする。
は、少なくとも前記配線の下部及びサイドウォールに高
融点メタルの単体、この合金又は高融点金属の窒化物の
析出膜を有することを特徴とする。
【００１１】集積回路用配線は、ＳｉＯ２ 等からなる
基板上に形成されることが好ましい。さらには、配線と
基板との密着性を向上させるために、Ｃｒ，Ｗ，ＳｉＮ
又はＴｉＮ等からなるバリア層を配線と基板との間に形
成してもよい。
基板上に形成されることが好ましい。さらには、配線と
基板との密着性を向上させるために、Ｃｒ，Ｗ，ＳｉＮ
又はＴｉＮ等からなるバリア層を配線と基板との間に形
成してもよい。
【００１２】本発明に用いる金属配線はＣｕ，Ａｇ、ま
たはＡｕからなることが好ましい。本発明に用いる高融
点金属（メタル）等としては、Ｍｏ，Ｔａ，Ｔｉ，Ｗ，
Ｖ，ＳｉＮ，ＴｉＮ等が好ましく、特に、基板への金属
配線の拡散を防止するための金属配線の下部に形成され
る層としては、Ｍｏ，Ｗ，ＳｉＮ，ＴｉＮが好ましい。 また、金属配線がＣｕの場合には、特に、サイドウォー
ルに用いる材料はＭｏ，Ｔａ，Ｖ，ＳｉＮ，ＴｉＮが好
ましい。また、サイドウォールに形成される層は、ＣＶ
Ｄ或はＰＶＤ等で形成される析出膜であることが好まし
く、反応膜ではない。
たはＡｕからなることが好ましい。本発明に用いる高融
点金属（メタル）等としては、Ｍｏ，Ｔａ，Ｔｉ，Ｗ，
Ｖ，ＳｉＮ，ＴｉＮ等が好ましく、特に、基板への金属
配線の拡散を防止するための金属配線の下部に形成され
る層としては、Ｍｏ，Ｗ，ＳｉＮ，ＴｉＮが好ましい。 また、金属配線がＣｕの場合には、特に、サイドウォー
ルに用いる材料はＭｏ，Ｔａ，Ｖ，ＳｉＮ，ＴｉＮが好
ましい。また、サイドウォールに形成される層は、ＣＶ
Ｄ或はＰＶＤ等で形成される析出膜であることが好まし
く、反応膜ではない。
【００１３】前記配線のサイドウォールに用いる材料は
前記配線の下部に用いる材料と異なることが好ましい。
前記配線の下部に用いる材料と異なることが好ましい。
【００１４】また、好ましくは、多層配線を考えた場合
、金属配線材料の上部への拡散を防止するため金属配線
の上部にも、下部と同様な層を形成することが好ましい
。
、金属配線材料の上部への拡散を防止するため金属配線
の上部にも、下部と同様な層を形成することが好ましい
。
【００１５】サイドウォールの膜厚は５０Å〜１０００
Åであることが好ましい。
Åであることが好ましい。
【００１６】Ｃｕ配線の下部は２層からなり、１層はＣ
ｕのＳｉＯ２ への拡散の防止及びＳｉＯ２ との密着
性の向上のバリア、他の１層はエレクトロマイグレーシ
ョン性及び耐食性を向上させる材料からなることを特徴
とする。
ｕのＳｉＯ２ への拡散の防止及びＳｉＯ２ との密着
性の向上のバリア、他の１層はエレクトロマイグレーシ
ョン性及び耐食性を向上させる材料からなることを特徴
とする。
【００１７】拡散防止バリアは、ＴｉＮ、ＳｉＮであり
、エレクトロマイグレーション性を向上させる材料は、
Ｍｏであることが好ましい。
、エレクトロマイグレーション性を向上させる材料は、
Ｍｏであることが好ましい。
【００１８】又、本発明のＶＬＳＩ用配線を形成する方
法は、ＳｉＯ２ 上にＭｏ／Ｃｕ／Ｍｏの３層膜を形成
し、エッチング後、ＳｉＮ又はＴｉＮのサイドウォール
バリアを設け、異方性エッチングによって形成されるこ
とを特徴とする。
法は、ＳｉＯ２ 上にＭｏ／Ｃｕ／Ｍｏの３層膜を形成
し、エッチング後、ＳｉＮ又はＴｉＮのサイドウォール
バリアを設け、異方性エッチングによって形成されるこ
とを特徴とする。
【００１９】さらに、又、本発明のＶＬＳＩ用配線を形
成する方法は、ＳｉＯ２ 上にＴｉＮ／Ｍｏ／Ｃｕ／Ｍ
ｏの４層膜を形成し、エッチング後、ＳｉＮ又はＴｉＮ
のサイドウォールバリアを設け、異方性エッチングによ
ってＶＬＳＩ用配線を形成することが好ましい。
成する方法は、ＳｉＯ２ 上にＴｉＮ／Ｍｏ／Ｃｕ／Ｍ
ｏの４層膜を形成し、エッチング後、ＳｉＮ又はＴｉＮ
のサイドウォールバリアを設け、異方性エッチングによ
ってＶＬＳＩ用配線を形成することが好ましい。
【００２０】スパッタ又は蒸着によって保護層／Ｃｕ又
はＡｇ／保護層の３層膜を形成後、パターンニングし、
次にサイドウォール膜を形成後、異方性エッチングを行
い所望の配線を形成することを基本としている。
はＡｇ／保護層の３層膜を形成後、パターンニングし、
次にサイドウォール膜を形成後、異方性エッチングを行
い所望の配線を形成することを基本としている。
【００２１】保護層は１層でもまた、ＳｉＯ２ との密
着性、及びＣｕの拡散を防止するために２層にしても良
い。
着性、及びＣｕの拡散を防止するために２層にしても良
い。
【００２２】また、上部保護層上にはボンディング性を
確保するための１層を保護層の上部に設けても良い。な
お、サイドウォールと上部及び下部保護層との材質は異
なっており、前者の方が、後者よりもエッチング速度が
大きいことが必要である。
確保するための１層を保護層の上部に設けても良い。な
お、サイドウォールと上部及び下部保護層との材質は異
なっており、前者の方が、後者よりもエッチング速度が
大きいことが必要である。
【００２３】これにより、サイドウォールバリアを有す
る被覆銅配線を用いたデバイスとして、保護膜を有する
材料を使用するマイクロエレクトロニクス分野に使用可
能である。
る被覆銅配線を用いたデバイスとして、保護膜を有する
材料を使用するマイクロエレクトロニクス分野に使用可
能である。
【００２４】一方、本発明の集積回路装置は、基板上に
金属配線が形成されるものであって前記金属配線の下部
及び側壁に析出膜を有する。
金属配線が形成されるものであって前記金属配線の下部
及び側壁に析出膜を有する。
【００２５】
【作用】低抵抗、高信頼性Ｃｕ配線又はＡｇ配線を絶縁
層からきりはなすことにより、また雰囲気からきりはな
すことにより、腐食が防止される。また、Ｃｕ配線の上
部、下部に保護層（バリア）を設けることにより、Ｃｕ
のＳｉＯ２ ／Ｓｉ界面への拡散が防止されるとともに
、横方向、縦方向のヒロック発生を防止できる。
層からきりはなすことにより、また雰囲気からきりはな
すことにより、腐食が防止される。また、Ｃｕ配線の上
部、下部に保護層（バリア）を設けることにより、Ｃｕ
のＳｉＯ２ ／Ｓｉ界面への拡散が防止されるとともに
、横方向、縦方向のヒロック発生を防止できる。
【００２６】また、保護層を最適化することにより、エ
レクトロマイグレーション性を向上させることができる
。
レクトロマイグレーション性を向上させることができる
。
【００２７】これにより、Ｃｕ腐食、Ｓｉ基板への拡散
、及び水平方向のヒロック等の問題を生じない。
、及び水平方向のヒロック等の問題を生じない。
【００２８】
【実施例】以下、実施例について説明する。
【００２９】実施例１
図１はサイドウォールバリアを有する被覆配線の形成過
程を示している。
程を示している。
【００３０】ＳｉＯ２上にＭｏ／Ｃｕ／Ｍｏ３層膜をス
パッタによりそれぞれ厚さ０．１μｍ，０．４μｍ，０
．１μｍを形成後、ホトレジストをその上部に設け（ａ
）、イオンミリング又はドライエッチングによりパター
ンを形成後（ｂ）、サイドウォール膜としてのＳｉＮ膜
を設け（Ｃ）、次にイオンミリング又はドライエッチン
グにより異方性エッチングを行い所望のサイドウォール
バリアを有する被覆Ｃｕ配線を作製した（ｄ）。
パッタによりそれぞれ厚さ０．１μｍ，０．４μｍ，０
．１μｍを形成後、ホトレジストをその上部に設け（ａ
）、イオンミリング又はドライエッチングによりパター
ンを形成後（ｂ）、サイドウォール膜としてのＳｉＮ膜
を設け（Ｃ）、次にイオンミリング又はドライエッチン
グにより異方性エッチングを行い所望のサイドウォール
バリアを有する被覆Ｃｕ配線を作製した（ｄ）。
【００３１】図中、符号１のＣｕ配線の幅は１〜２μｍ
であり、サイドウォール２の厚さは０．１μｍ とした
。 ここで、Ｍｏ膜３のエッチング速度はＳｉＮ膜のそれよ
りもかなり小さいため、Ｍｏはエッチングのストッパと
しての役割を果たしている。なお、Ｍｏの上部及び下部
の膜はＷ，Ｖ，Ｔａ，Ｔｉ等でも、またサイドウォール
バリアはＴｉＮでも良い。
であり、サイドウォール２の厚さは０．１μｍ とした
。 ここで、Ｍｏ膜３のエッチング速度はＳｉＮ膜のそれよ
りもかなり小さいため、Ｍｏはエッチングのストッパと
しての役割を果たしている。なお、Ｍｏの上部及び下部
の膜はＷ，Ｖ，Ｔａ，Ｔｉ等でも、またサイドウォール
バリアはＴｉＮでも良い。
【００３２】本発明は例えばＣｕ配線の上部と下部とを
カバーする材料とサイドウォールをカバーする材料とを
異にすることにより、すなわち、ドライエッチング速度
の異なる材料で構成することにより、ホトレジスト工程
を経なくとも異方性エッチングにより、被覆配線を形成
できるため、Ｃｕ表面状況に左右されず均一なものにな
り、Ｃｕの縦方向ヒロック、ＣｕのＳｉＯ２ への拡散
等の防止が可能である。また、Ｃｕの上下の膜は任意に
選択できるため耐食性，耐エレクトロマイグレーション
性が向上する。
カバーする材料とサイドウォールをカバーする材料とを
異にすることにより、すなわち、ドライエッチング速度
の異なる材料で構成することにより、ホトレジスト工程
を経なくとも異方性エッチングにより、被覆配線を形成
できるため、Ｃｕ表面状況に左右されず均一なものにな
り、Ｃｕの縦方向ヒロック、ＣｕのＳｉＯ２ への拡散
等の防止が可能である。また、Ｃｕの上下の膜は任意に
選択できるため耐食性，耐エレクトロマイグレーション
性が向上する。
【００３３】実施例２
図２は実施例１で述べた方法を基本にして形成した配線
構造を示している。
構造を示している。
【００３４】（ａ）はＣｕの上部及び下部にＭｏバリア
を有し、サイドウォールバリアにＳｉＮ，ＴｉＮ又はＴ
ａを用いた場合の配線構造を示したものである。
を有し、サイドウォールバリアにＳｉＮ，ＴｉＮ又はＴ
ａを用いた場合の配線構造を示したものである。
【００３５】（ｂ）はＣｕ上部にＭｏとその上部にボン
ダビリティを向上させるためのＡｌ膜を設けた被覆Ｃｕ
配線を示している。
ダビリティを向上させるためのＡｌ膜を設けた被覆Ｃｕ
配線を示している。
【００３６】（ｃ）は（ａ），（ｂ）でＣｕの拡散は防
止可能であるが、さらにＳｉＯ２ との密着性を向上さ
せるためのバリア層をＭｏの下部に設けた構造を示して
いる。Ｍｏ層、バリア層は０．１μｍ、サイドウォール
層の厚さは０．１μｍである。
止可能であるが、さらにＳｉＯ２ との密着性を向上さ
せるためのバリア層をＭｏの下部に設けた構造を示して
いる。Ｍｏ層、バリア層は０．１μｍ、サイドウォール
層の厚さは０．１μｍである。
【００３７】又、従来のサイドウォールのＭｏ／Ｃｕ／
Ｍｏの３層配線（線幅：２μｍ）を４５０℃において０
．５ｈ アニ−ルした後ではサイドウォールにヒロック
が発生したが、Ｍｏ，Ｓｉ，ＴｉＮ等のサイドウォール
を有する配線では横方向のヒロックは生じなかった。
Ｍｏの３層配線（線幅：２μｍ）を４５０℃において０
．５ｈ アニ−ルした後ではサイドウォールにヒロック
が発生したが、Ｍｏ，Ｓｉ，ＴｉＮ等のサイドウォール
を有する配線では横方向のヒロックは生じなかった。
【００３８】実施例３
図３は図１において示した被覆構造の配線の耐エレクト
ロマイグレーション性を、純Ｃｕ，Ｃｕ／Ｗ、及びＣｕ
／ＴｉＮ配線のそれと比較して示している。配線幅は２
μｍ、長さは１μｍである。配線抵抗がもとの抵抗の１
２０％になった時間を不良時間とした。本構造の配線は
従来の配線に比べ寿命が長いことがわかる。
ロマイグレーション性を、純Ｃｕ，Ｃｕ／Ｗ、及びＣｕ
／ＴｉＮ配線のそれと比較して示している。配線幅は２
μｍ、長さは１μｍである。配線抵抗がもとの抵抗の１
２０％になった時間を不良時間とした。本構造の配線は
従来の配線に比べ寿命が長いことがわかる。
【００３９】実施例４
図４はサイドウォールバリアにＳｉＮを用い、Ｃｕ配線
の下部と上部にＭｏ又はＴｉＮを用いた配線システムを
示している。絶縁膜としては低誘電率のＳｉＯ２を用い
ている。
の下部と上部にＭｏ又はＴｉＮを用いた配線システムを
示している。絶縁膜としては低誘電率のＳｉＯ２を用い
ている。
【００４０】本システムの作製法を以下に示す。
【００４１】■Ｓｉ基板上へのＳｉＮ／ＳｉＯ２ の２
層の作製（ＣＶＤ）、■ホトリソグラフィによるコンタ
クトホ−ルの穴あけ、■スパッタによるＭｏ又はＴｉＮ
膜作製及びＳｉＯ２ 上のＭｏ，ＴｉＮ膜の除去■選択
ＣＶＤによるＷプラグ形成 ■スパッタによるＭｏ又はＴｉＮ／Ｃｕ／Ｍｏ又はＴｉ
Ｎの３層膜の作製及びパターンニング、■ＣＶＤによる
ＳｉＮのサイドウォール形成及び異方性エッチングによ
る第１層配線作製、■ＳｉＯ２ 膜の形成（ＣＶＤ）及
びスル−ホ−ルの穴あけ ■ホ−ル側壁へのＭｏ又はＴｉＮバリアの形成（スパッ
タ）及び選択ＣｕのＣＶＤ、■スパッタによるＭｏ又は
ＴｉＮ／Ｃｕ／Ｍｏ又はＴｉＮの３層膜の形成及びパタ
ーンニング ＳｉＮサイドウォールの形成及びＳｉＯ２ 膜形成。
層の作製（ＣＶＤ）、■ホトリソグラフィによるコンタ
クトホ−ルの穴あけ、■スパッタによるＭｏ又はＴｉＮ
膜作製及びＳｉＯ２ 上のＭｏ，ＴｉＮ膜の除去■選択
ＣＶＤによるＷプラグ形成 ■スパッタによるＭｏ又はＴｉＮ／Ｃｕ／Ｍｏ又はＴｉ
Ｎの３層膜の作製及びパターンニング、■ＣＶＤによる
ＳｉＮのサイドウォール形成及び異方性エッチングによ
る第１層配線作製、■ＳｉＯ２ 膜の形成（ＣＶＤ）及
びスル−ホ−ルの穴あけ ■ホ−ル側壁へのＭｏ又はＴｉＮバリアの形成（スパッ
タ）及び選択ＣｕのＣＶＤ、■スパッタによるＭｏ又は
ＴｉＮ／Ｃｕ／Ｍｏ又はＴｉＮの３層膜の形成及びパタ
ーンニング ＳｉＮサイドウォールの形成及びＳｉＯ２ 膜形成。
【００４２】
【発明の効果】本発明によれば、ヒロック，ＣｕのＳｉ
への拡散のない、耐エレクトロマイグレーション性に優
れた、低抵抗のＣｕ又はＡｇ配線が作製可能であるため
、高信頼性の超高速デバイスが得られる。
への拡散のない、耐エレクトロマイグレーション性に優
れた、低抵抗のＣｕ又はＡｇ配線が作製可能であるため
、高信頼性の超高速デバイスが得られる。
【図１】本発明の配線構造の作製工程及びこの工程によ
って得られた配線構造を示す図。
って得られた配線構造を示す図。
【図２】本発明の配線構造を示す図。
【図３】サイドウォールのない配線と本発明の配線の耐
エレクトロマイグレーション性を示す図。
エレクトロマイグレーション性を示す図。
【図４】本発明の配線構造を用いたＶＬＳＩ用多層配線
システムを示す図。
システムを示す図。
１…Ｃｕ配線．２…サイドウォール．３…Ｍｏバリア層
。
。
Claims (8)
- 【請求項１】集積回路用配線において、少なくとも前記
配線の下部及び前記配線のサイドウォールに高融点メタ
ル又は高融点金属の窒化物の析出膜を有することを特徴
とする集積回路用配線。 - 【請求項２】請求項１において、前記配線のサイドウォ
ールに用いる材料が前記配線の下部に用いる材料と異な
ることを特徴とする集積回路用配線。 - 【請求項３】請求項１において、前記金属配線がＣｕ、
Ａｇ、またはＡｕから成ることを特徴とする集積回路用
配線。 - 【請求項４】請求項３において、サイドウォールの膜厚
は５０Å〜１０００Åであることを特徴とする集積回路
用配線。 - 【請求項５】請求項３において、Ｃｕからなる前記金属
配線の下部は２層からなり、１層がＣｕのＳｉＯ２ へ
の拡散の防止及びＳｉＯ２ との密着性の向上のバリア
層、他の１層がエレクトロマイグレ−ション性及び耐食
性向上のバリア層からなることを特徴とする集積回路用
配線。 - 【請求項６】請求項５において、前記拡散防止バリア層
が、ＴｉＮ又はＳｉＮであり、エレクトロマイグレーシ
ョン性を向上のバリア層がＭｏであることを特徴とする
集積回路用配線。 - 【請求項７】ＳｉＯ２ 上にＭｏ／Ｃｕ／Ｍｏの３層膜
を形成し、エッチング後、ＳｉＮ又はＴｉＮのサイドウ
ォールバリアを設け、異方性エッチングによってＶＬＳ
Ｉ用配線を形成する方法。 - 【請求項８】ＳｉＯ２ 上にＴｉＮ／Ｍｏ／Ｃｕ／Ｍｏ
の４層膜を形成し、エッチング後、ＳｉＮ又はＴｉＮの
サイドウォールバリアを設け、異方性エッチングによっ
てＶＬＳＩ用配線を形成する方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000430A JP3021683B2 (ja) | 1991-01-08 | 1991-01-08 | 集積回路用配線 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000430A JP3021683B2 (ja) | 1991-01-08 | 1991-01-08 | 集積回路用配線 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04242960A true JPH04242960A (ja) | 1992-08-31 |
| JP3021683B2 JP3021683B2 (ja) | 2000-03-15 |
Family
ID=11473600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000430A Expired - Fee Related JP3021683B2 (ja) | 1991-01-08 | 1991-01-08 | 集積回路用配線 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3021683B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0729908A (ja) * | 1993-07-15 | 1995-01-31 | Nec Corp | 銅微細配線の形成方法 |
| US6107668A (en) * | 1995-12-26 | 2000-08-22 | Nec Corporation | Thin film transistor substrate having low resistive and chemical resistant electrode interconnections and method of forming the same |
| JP2002521826A (ja) * | 1998-07-23 | 2002-07-16 | アプライド マテリアルズ インコーポレイテッド | 側壁層を有する集積回路の相互接続配線 |
| JP2006286858A (ja) * | 2005-03-31 | 2006-10-19 | Yamaha Corp | 半導体装置構造および半導体装置の製造方法 |
| US9972505B2 (en) | 2014-12-17 | 2018-05-15 | Renesas Electronics Corporation | Semiconductor device and its manufacturing method |
-
1991
- 1991-01-08 JP JP3000430A patent/JP3021683B2/ja not_active Expired - Fee Related
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| JP2002521826A (ja) * | 1998-07-23 | 2002-07-16 | アプライド マテリアルズ インコーポレイテッド | 側壁層を有する集積回路の相互接続配線 |
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| US9972505B2 (en) | 2014-12-17 | 2018-05-15 | Renesas Electronics Corporation | Semiconductor device and its manufacturing method |
| US10192755B2 (en) | 2014-12-17 | 2019-01-29 | Renesas Electronics Corporation | Semiconductor device and its manufacturing method |
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| JP3021683B2 (ja) | 2000-03-15 |
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