JPH04243068A - 誤り検出訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号の伝送
系において、伝送信号に誤りが生じた場合に、複数の訂
正符号を用いることにより、誤りを含んだ信号を原信号
に戻す誤り検出訂正回路に関するものである。

【０００２】

【従来の技術】例えば、ＤＡＴ（Ｄｉｇｉｔａｌ　Ａｕ
ｄｉｏ　Ｔａｐｅｒｅｃｏｒｄｅｒ）　のようなディジ
タルオーディオ機器では、オーディオ信号はディジタル
化され（例えば１６ビット）、ワード単位（通常、８ビ
ット）で処理されることにより、ディジタル信号として
磁気テープ等の記録媒体に記録されるようになっている
。このようにして記録されたオーディオ信号を再生する
場合、記録媒体の傷や記録媒体に付着したほこり、ある
いは混入したノイズ等の影響により、再生されたディジ
タル信号に誤りが発生することがある。この対策として
、通常のディジタルオーディオ機器は、再生信号の誤り
を含んだ部分に対して、記録された本来のディジタル信
号に近い信号にワード単位で戻す処理を行う誤り訂正回
路を備えている。

【０００３】上記の誤り訂正は、大きく分けて、１つ１
つのワードの誤りが無相関に発生するランダムエラーに
対する訂正と、複数のワードが連続的に誤るバーストエ
ラーに対する訂正とに分類される。

【０００４】一方のランダムエラーに対する訂正は、図
６に示すように、あるまとまった信号（図６の場合、２
４ワードの信号を１ブロックとし、６７ブロックから成
っている）をメモリの所定の場所に書き込み、書き込ん
だ順番で信号を読み出して訂正符号を生成する。これに
対し、他方のバーストエラーに対する訂正は、信号をメ
モリに書き込む順番と信号をメモリから読み出す順番と
を変えることによって、信号のエラーが連続しないよう
にしたり、各ブロックに付されたアドレスの再生に誤り
が発生した場合には、そのアドレスを補間したりできる
ようになっている。

【０００５】訂正符号を用いて信号のランダムエラーを
検出し、訂正する方法は、例えば図６における第１ブロ
ックの２４ワード、即ち、Ｄ１，１　Ｄ２，１　Ｄ３，
１　……Ｄ２３，１Ｄ２４，１からシンドロームを計算
して、例えば次のような訂正符号Ｐ、Ｑ、Ｒ、Ｓ、Ｐ’
、Ｑ’、Ｒ’、Ｓ’を生成する。 　　Ｐ１　＝Ｄ１，１　＋Ｄ２，１　＋Ｄ３，１　＋…
…＋Ｄ２３，１＋Ｄ２４，１　　Ｑ１　＝ａ２３Ｄ１，
１　＋ａ２２Ｄ２，１　＋ａ２１Ｄ３，１　＋…　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
…＋ａ２　Ｄ２２，１＋ａＤ２３，１＋Ｄ２４，１　　
Ｒ１　＝ａ４６Ｄ１，１　＋ａ４４Ｄ２，１　＋ａ４２
Ｄ３，１　＋…　　　　　　　　　　　　　　　　　　
　　　　　　　　　　…＋ａ４　Ｄ２２，１＋ａ２　Ｄ
２３，１＋Ｄ２４，１　　Ｓ１　＝ａ６９Ｄ１，１　＋
ａ６６Ｄ２，１　＋ａ６３Ｄ３，１　＋…　　　　　　
　　　　　　　　　　　　　　　　　　　　　　…＋ａ
６　Ｄ２２，１＋ａ３　Ｄ２３，１＋Ｄ２４，１　Ｐ’
１　＝Ｄ１，１　＋Ｄ２，１　＋Ｄ３，１　＋……＋Ｄ
２３，１＋Ｄ２４，１　　　　　　　　　　＋Ｐ１　＋
Ｑ１　＋Ｒ１　＋Ｓ１　＋Ｔ１　＋Ｕ１　　　Ｑ’１　
＝　ａ２９Ｄ１，１　＋　ａ２８Ｄ２，１　＋　ａ２７
Ｄ３，１　＋…＋ａ７Ｄ２３，１＋ａ６Ｄ２４，１　　
　　　　　　　　＋ａ５Ｐ１　＋ａ４Ｑ１　＋ａ３Ｒ１
　＋ａ２Ｓ１　＋　ａＴ１　＋Ｕ１　　　Ｒ’１　＝　
ａ５８Ｄ１，１　＋　ａ５６Ｄ２，１　＋　ａ５４Ｄ３
，１　＋…＋ａ１４　Ｄ２３，１＋ａ１２　Ｄ２４，１
　　　　　　　　　　＋ａ１０　Ｐ１　＋ａ８Ｑ１　＋
ａ６Ｒ１　＋ａ４Ｓ１　＋ａ２Ｔ１　＋Ｕ１　　　Ｓ’
１　＝　ａ８７Ｄ１，１　＋　ａ８４Ｄ２，１　＋　ａ
８１Ｄ３，１　＋…＋　ａ２１Ｄ２３，１＋ａ１８　Ｄ
２４，１　　　　　　　　　　＋ａ１５　Ｐ１　＋ａ１
２　Ｑ１　＋ａ９Ｒ１　＋ａ６Ｓ１　＋ａ３Ｔ１　＋Ｕ
１　 信号の送信側は、これらの訂正符号を検査ワードとし、
伝送すべき信号と共に送信する。送信される信号は、図
７に示すように、例えば２３ブロックをひとまとまりと
して、前後に再生同期化のためのプリアンブルとポスト
アンブルとが付加されて構成されている。さらに、例え
ば第１ブロックＢ１の信号は、Ｄ１，１　、Ｄ２，１　
、Ｄ３，１　……Ｄ２２，１、Ｄ２３，１、Ｄ２４，１
、Ｐ１　、Ｑ１　、Ｒ１　、Ｓ１　、Ｐ’１　、Ｑ’１
　、Ｒ’１　、Ｓ’１　の順番に送信され、ブロックの
先頭に同期信号（ＳＹＮＣ）、ブロックを識別するため
のアドレス（Ａｄｄｒｅｓｓ）、およびアドレスに誤り
が生じたときに元のデータに戻すための巡回符号（ＣＲ
ＣＣ）　が付加される。一方、受信側では、送信側と同
じシンドロームの計算を行い、得られたデータと送信側
のデータとを比較して誤りの検出および訂正を行うよう
になっている。

【０００６】次に、バーストエラーに対する訂正の場合
、メモリに信号を書き込むときに、図６から例えばＤ１
，１　Ｄ２，１　Ｄ１，３４Ｄ２，３４Ｄ１，２　Ｄ２
，２　Ｄ１，３５Ｄ２，３５……のように順番を飛ばし
ながら記憶させ、読み出すときに、Ｄ１，１　Ｄ２，１
　Ｄ３，１　……Ｄ２３，１Ｄ２４，１のように縦に読
み出しながら訂正符号を生成する。これにより、伝送系
でバーストエラーが生じても、復号したときにエラーが
連続することを防止できるようになる。

【０００７】このように、従来の誤り訂正回路では、訂
正符号を用いること、および信号の順番を変えることに
より、誤りが連続しないような訂正が行われている。

【０００８】

【発明が解決しようとする課題】ところが、上記従来の
誤り訂正回路では、ディジタル信号の上位ビットに対す
る訂正能力と下位ビットに対する訂正能力とは同じであ
り、訂正能力を上げようとすれば、訂正符号を増やさな
ければならない。しかし、訂正符号を増やせば、シンド
ロームの計算が増加すると共に、伝送帯域の増加と訂正
の遅延とが招来され、高速伝送が妨げられるという問題
が発生する。

【０００９】

【課題を解決するための手段】本発明に係る誤り検出訂
正回路は、上記の課題を解決するために、ディジタル信
号を伝送するときに誤りが発生した場合、正常なディジ
タル信号に戻す信号処理を行う誤り訂正回路において、
原信号としてのディジタル信号の上位ビットから成るデ
ータを記憶する第１記憶手段たとえば上位ビット用デー
タＲＡＭと、上記ディジタル信号の下位ビットから成る
データを記憶する第２記憶手段たとえば下位ビット用デ
ータＲＡＭと、上位ビットから成るデータには、第１記
憶手段に記憶されたデータに基づいて訂正能力が相対的
に高い訂正符号を生成付加し、下位ビットから成るデー
タには、第２記憶手段に記憶されたデータに基づいて訂
正能力が相対的に低い訂正符号を生成付加する誤り訂正
符号生成手段たとえばエンコーダと、下位ビットから成
るデータに訂正不可能な誤りが発生したときに、下位ビ
ットから成るデータを所定のデータに置換してミュート
する下位ビット置換手段たとえば誤り訂正回路とを備え
ていることを特徴としている。

【００１０】

【作用】上記の構成によれば、第１記憶手段は原信号と
してのディジタル信号の上位ビットから成るデータを記
憶し、第２記憶手段は下位ビットから成るデータを記憶
する。誤り訂正符号生成手段は、第１記憶手段に記憶さ
れたデータに基づいて訂正能力が相対的に高い訂正符号
、例えば三重誤り検出三重誤り訂正の訂正符号を生成し
て上位ビットから成るデータに付加し、第２記憶手段に
記憶されたデータに基づいて訂正能力が相対的に低い訂
正符号、例えば二重誤り検出一重誤り訂正の訂正符号を
生成して下位ビットから成るデータに付加する。これに
よって、従来の誤り検出訂正回路で生成される訂正符号
、例えば二重誤り検出二重誤り訂正符号を付加されたデ
ータと同じデータ数（帯域）で信号を伝送でき、しかも
、訂正能力を向上させることができる。なお、下位ビッ
トから成るデータの訂正が不可能な場合には、下位ビッ
トから成るデータだけを所定のデータに置換してミュー
トすることによって、上位ビットから成るデータの訂正
を優先させ、訂正能力の向上をはかるようにしている。

【００１１】

【実施例】本発明の一実施例について図１ないし図５に
基づいて説明すれば、以下のとおりである。

【００１２】本実施例に係るディジタルオーディオ記録
再生装置を図１に示す。記録系において、Ａ／Ｄ変換回
路１・２はチャンネル１・２のアナログオーディオ信号
をそれぞれ入力し、例えば１６ビットのディジタル信号
に変換して誤り訂正符号付加回路３へ出力する。例えば
、最大レベルを２Ｖｐ−ｐ　（＋１Ｖ〜−１Ｖ）のアナ
ログ信号を考えると、ＭＳＢは信号の極性を示し、２番
目のビットは信号レベルが０．５Ｖより高いかどうかを
示す。こうして、９番目のビットは信号レベルが０．０
０４Ｖより高いかどうかを示し、１Ｖに対して信号レベ
ルが４８ｄＢ低くなっている。したがって、本発明に係
るディジタルオーディオ記録再生装置では、１６ビット
のディジタル信号を聴感上の影響が大きい上位８ビット
のデータと聴感上の影響が小さい下位８ビットのデータ
とに分けて誤り検出訂正処理が行われる。

【００１３】磁気テープ７においてデータが記録／再生
されるときにエラーが生じた場合、後述する再生系で原
信号への復号が行われるようにするための誤り訂正符号
の生成が、誤り訂正符号付加回路３で行われる。変調回
路４は、誤り訂正符号付加回路３で生成された誤り訂正
符号を付加されたデータに基づいて、磁気テープ７に記
録される信号の帯域が広がり過ぎないように変調符号を
生成する。こうして、変調符号は記録アンプ５を介して
適正な電圧レベルを有する符号化信号となり、ヘッド６
により磁気テープ７に記録される。

【００１４】一方、再生系において、ＥＱアンプ８は、
磁気テープ７からヘッド６によって取り出された再生信
号を適正な電圧レベルにまで増幅し、さらにノイズや隣
接する波形同士の干渉を補正して波形整形することを通
じて、上記符号化信号を再生する。復調回路９は上記符
号化信号をディジタル信号に復調する。下位ビット置換
手段としての誤り訂正回路１０は、復調されたディジタ
ル信号を入力し、エラーの検出とエラーの訂正とを行い
正しいデータを生成する。補間回路１１は、誤り訂正回
路１０で訂正しきれないエラーが発生した場合に、エラ
ー部分をその前後の信号に基づいた信号に置き換える。 Ｄ／Ａ変換回路１２・１３は正しいデータに訂正された
ディジタル信号をアナログ信号に変換し、チャンネル１
・２のアナログオーディオ信号としてそれぞれ出力する
。

【００１５】次に、上記の誤り訂正符号付加回路３につ
いて以下に説明する。誤り訂正符号付加回路３は、図２
に示すように、Ａ／Ｄ変換回路１・２から供給されたシ
リアルのディジタル信号をパラレルのディジタル信号に
変換するＳ／Ｐ変換回路１４を備えている。Ｓ／Ｐ変換
回路１４の出力側には、上記ディジタル信号の上位ビッ
トから成るデータを記憶する第１記憶手段としての上位
ビット用データＲＡＭ１５と、上記ディジタル信号の下
位ビットから成るデータを記憶する第２記憶手段として
の下位ビット用データＲＡＭ１７とがデータバスを介し
て接続されている。さらに、上位ビット用データＲＡＭ
１５および下位ビット用データＲＡＭ１７は、アドレス
バスを介してデータの書き込み場所を指定するアドレス
を生成するアドレスジェネレータ１８に接続されている
。誤り訂正符号生成手段としてのエンコーダ１９は、上
位ビット用データＲＡＭ１５および下位ビット用データ
ＲＡＭ１７に記憶されたデータを読み出し、上記の上位
ビットから成るデータには訂正能力が相対的に高い訂正
符号を生成付加し、上記の下位ビットから成るデータに
は訂正能力が相対的に低い訂正符号を生成付加する。 バッファＲＡＭ２０は、バーストエラーに対するブロッ
クインタリーブのため、変調回路４に伝送されるデータ
を一時格納する。

【００１６】なお、図３は、上位ビット用データＲＡＭ
１５において、データが書き込まれる場所を示し、図４
は、下位ビット用データＲＡＭ１７において、データが
書き込まれる場所を示している。例えば、１場面を３つ
のセグメントに分けて記録するハイビジョンＶＴＲの場
合、上位ビットから成るデータおよび下位ビットから成
るデータの双方共、第１セグメントに２３ブロック、第
２セグメントに２２ブロック、第３セグメントに２２ブ
ロックを割当て、１場面に相当する音声信号が６７ブロ
ックで構成されるようにしている。より具体的には、６
７ブロックのうち、第１セグメントには第１・４・７・
１０〜６１・６４・６７ブロックが割り当てられる。同
様に、第２セグメントには第２・５・８・１１〜５９・
６２・６５ブロックが、第２セグメントには第３・６・
９・１２〜６０・６３・６６ブロックが割り当てられる
。第２・第３セグメントは、それぞれ１ブロックずつ少
なくなるので、ポストアンブルによって補われるように
なっている。

【００１７】上記の構成において、Ｓ／Ｐ変換回路１４
は、Ａ／Ｄ変換回路１から供給されたチャンネル１のデ
ィジタル信号における上位ビット８ビット、下位ビット
８ビット、Ａ／Ｄ変換回路２から供給されたチャンネル
２のディジタル信号における上位ビット８ビット、下位
ビット８ビットの順番で出力する。図３に示された上位
ビット用データＲＡＭ１５におけるデータ書き込み場所
に対して、１６ビットで構成されたディジタル信号から
取り出された上位８ビットのデータだけが、アドレスジ
ェネレータ１８が指定するアドレスに基づいて、Ｄ１，
１　Ｄ１，３４Ｄ１，２　Ｄ１，３５Ｄ１，３　Ｄ１，
３６……の順番で書き込まれる。一方、下位８ビットの
データは、図４に示された下位ビット用データＲＡＭ１
７におけるデータ書き込み場所に対して、上記と同様に
Ｄ１，１　Ｄ１，３４Ｄ１，２　Ｄ１，３５Ｄ１，３　
Ｄ１，３６……の順番で書き込まれる（従来の誤り訂正
回路では、前記のように、上位ビットと下位ビットとの
両方があるため、Ｄ１，１　Ｄ２，１　Ｄ１，３４Ｄ２
，３４Ｄ１，２　Ｄ２，２　Ｄ１，３５Ｄ２，３５……
の順番に書き込まれた）。

【００１８】上位ビット用データＲＡＭ１５に書き込ま
れた上位ビットのデータに基づいて、訂正能力が相対的
に高い例えば三重誤り検出三重誤り訂正のための誤り訂
正符号Ｐ，Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｐ’，Ｑ’，Ｒ’，Ｓ
’，Ｔ’，Ｕ’がエンコーダ１９で生成され、図３に示
した上位ビット用データＲＡＭ１５における所定の場所
に書き込まれる。同様に、訂正能力が相対的に低い例え
ば二重誤り検出一重誤り訂正のための誤り訂正符号Ｐ，
Ｑ，Ｐ’，Ｑ’が下位ビットのデータに基づいて生成さ
れ、図４に示した下位ビット用データＲＡＭ１７におけ
る所定の場所に書き込まれる。そして、上位ビットのデ
ータＤ１，１　Ｄ２，６６Ｄ３，６４Ｄ４，６２……Ｄ
２２，２６　Ｄ２３，２４　Ｄ２４，２２　から訂正符
号Ｐ６０，Ｑ５８，Ｒ５６，Ｓ５４，Ｔ５２，Ｕ５０が
生成される。その関係は、生成多項式Ｇ（ｘ）および原
始多項式ｇ（ｘ）を 　　Ｇ（ｘ）＝（　ｘ−１　）（　ｘ−ａ　）（　ｘ−
ａ２）（　ｘ−ａ３）（　ｘ−ａ４）（　ｘ−ａ５）　
　ｇ（ｘ）＝ｘ８　＋ｘ４　＋ｘ３　＋ｘ２　＋１とす
ると、 　　　　　　　　　　　　　　　　ａ７　　　ａ６　　
　ａ５　　　ａ４　　　ａ３　　　ａ２　　　ａ１　　
　ａ０　　　　　　　　　　　ａ　　　　０　　　　０
　　　　０　　　　０　　　　０　　　　０　　　　１
　　　　０　　　　　　　　　　　　ａ２　　　０　　
　　０　　　　０　　　　０　　　　０　　　　１　　
　　０　　　　０　　　　　　　　　　　　ａ３　　　
０　　　　０　　　　０　　　　０　　　　１　　　　
０　　　　０　　　　０　　　　　　　　　　　　ａ４
　　　０　　　　０　　　　０　　　　１　　　　０　
　　　０　　　　０　　　　０　　　　　　　　　　　
　ａ５　　　０　　　　０　　　　１　　　　０　　　
　０　　　　０　　　　０　　　　０　　　　　　　　
　　　　ａ６　　　０　　　　１　　　　０　　　　０
　　　　０　　　　０　　　　０　　　　０　　　　　
　　　　　　　ａ７　　　１　　　　０　　　　０　　
　　０　　　　０　　　　０　　　　０　　　　０　　
　　　　　　　　　　ａ８　　　０　　　　０　　　　
０　　　　１　　　　１　　　　１　　　　０　　　　
１　　　　　　　　　　　　ａ９　　　０　　　　０　
　　　１　　　　１　　　　１　　　　０　　　　１　
　　　０　　　　　　　　　　　　ａ１０　　０　　　
　１　　　　１　　　　１　　　　０　　　　１　　　
　０　　　　０　　　　　　　　　　　　ａ１１　　１
　　　　１　　　　１　　　　０　　　　１　　　　０
　　　　０　　　　０　　　　　　　　　　　　ａ１２
　　１　　　　１　　　　０　　　　０　　　　１　　
　　１　　　　０　　　　１　　　　　　　　　　　　
ａ１３　　１　　　　０　　　　０　　　　０　　　　
０　　　　１　　　　１　　　　１　　　　　　　　　
　　　ａ１４　　０　　　　０　　　　０　　　　１　
　　　０　　　　０　　　　１　　　　１　　　　　　
　　　　　　ａ１５　　０　　　　０　　　　１　　　
　０　　　　０　　　　１　　　　１　　　　０　　　
　　　　　　　　　ａ１６　　０　　　　１　　　　０
　　　　０　　　　１　　　　１　　　　０　　　　０
　　として、

【００１９】

【数１】

【００２０】により求まり、 　　Ｐ６０＝Ｄ１，１　＋Ｄ２，６６＋Ｄ３，６４　　
＋Ｄ４，６２＋…＋Ｄ２３，２４　＋Ｄ２４，２２　　
　Ｑ５８＝　ａ２３Ｄ１，１　＋　ａ２２Ｄ２，６６＋
…＋ａ２Ｄ２２，２６　＋ａ　Ｄ２３，２４　＋Ｄ２４
，２２　　　Ｒ５６＝　ａ４６Ｄ１，１　＋　ａ４４Ｄ
２，６６＋…＋ａ４Ｄ２２，２６　＋ａ２Ｄ２３，２４
　＋Ｄ２４，２２　　　Ｓ５４＝　ａ６９Ｄ１，１　＋
　ａ６６Ｄ２，６６＋…＋ａ６Ｄ２２，２６　＋ａ３Ｄ
２３，２４　＋Ｄ２４，２２　　　Ｔ５２＝　ａ９２Ｄ
１，１　＋　ａ８８Ｄ２，６６＋…＋ａ８Ｄ２２，２６
　＋ａ４Ｄ２３，２４　＋Ｄ２４，２２　　　Ｕ５０＝
　ａ１１５　Ｄ１，１　＋ａ１１０Ｄ２，６６＋…＋　
ａ１０Ｄ２２，２６　＋ａ５Ｄ２３，２４　＋Ｄ２４，
２２　 となる。

【００２１】また、Ｐ’，Ｑ’，Ｒ’，Ｓ’，Ｔ’，Ｕ
’は、

【００２２】

【数２】

【００２３】より求まり、 　　Ｐ’１　＝Ｄ１，１　＋Ｄ２，１　＋Ｄ３，１　＋
……＋Ｄ２３，１＋Ｄ２４，１　　　　　　　　　　＋
Ｐ１　＋Ｑ１　＋Ｒ１　＋Ｓ１　＋Ｔ１　＋Ｕ１　　　
Ｑ’１　＝　ａ２９Ｄ１，１　＋　ａ２８Ｄ２，１　＋
　ａ２７Ｄ３，１　＋…＋ａ７Ｄ２３，１＋ａ６Ｄ２４
，１　　　　　　　　　　＋ａ５Ｐ１　＋ａ４Ｑ１　＋
ａ３Ｒ１　＋ａ２Ｓ１　＋　ａＴ１　＋Ｕ１　　　Ｒ’
１　＝　ａ５８Ｄ１，１　＋　ａ５６Ｄ２，１　＋　ａ
５４Ｄ３，１　＋…＋ａ１４　Ｄ２３，１＋ａ１２　Ｄ
２４，１　　　　　　　　　　＋ａ１０　Ｐ１　＋ａ８
Ｑ１　＋ａ６Ｒ１　＋ａ４Ｓ１　＋ａ２Ｔ１　＋Ｕ１　
　　Ｓ’１　＝　ａ８７Ｄ１，１　＋　ａ８４Ｄ２，１
　＋　ａ８１Ｄ３，１　＋…＋　ａ２１Ｄ２３，１＋ａ
１８　Ｄ２４，１　　　　　　　　　　＋ａ１５　Ｐ１
　＋ａ１２　Ｑ１　＋ａ９Ｒ１　＋ａ６Ｓ１　＋ａ３Ｔ
１　＋Ｕ１　　　Ｔ’１　＝ａ１１６Ｄ１，１　＋ａ１
１２Ｄ２，１　＋ａ１０８Ｄ３，１　＋…＋　ａ２８Ｄ
２３，１＋ａ２４　Ｄ２４，１　　　　　　　　　　＋
ａ２０　Ｐ１＋　ａ１６Ｑ１＋　ａ１２Ｒ１＋　ａ８　
Ｓ１　＋ａ４Ｔ１　＋Ｕ１　　　Ｕ’１　＝ａ１４５Ｄ
１，１　＋ａ１４０Ｄ２，１　＋ａ１３５Ｄ３，１　＋
…＋　ａ３５Ｄ２３，１＋ａ３０　Ｄ２４，１　　　　
　　　　　　＋ａ２５　Ｐ１＋　ａ２０Ｑ１＋　ａ１５
Ｒ１＋　ａ１０Ｓ１　＋ａ５Ｔ１　＋Ｕ１　 となる。同じように、下位ビットのデータからＰ，Ｑ，
Ｐ’，Ｑ’が生成される（図４参照）。

【００２４】データＲＡＭ１５・１７からの読み出しは
、ブロック毎にＤ１，１　、Ｄ２，１　、Ｄ３，１　、
Ｄ４，１　……Ｄ２２，１、Ｄ２３，１、Ｄ２４，１、
Ｐ１　、Ｑ１　、Ｒ１　、Ｓ１　、Ｔ１　、Ｕ１　、Ｐ
’１　、Ｑ’１　、Ｒ’１　、Ｓ’１　Ｔ’１　、Ｕ’
１　の順番で行われる。そして、図５に示すように、上
位ビットデータ２４ワード、下位ビットデータ２４ワー
ド、上位ビットデータに対する誤り訂正符号１２ワード
、および下位ビットデータに対する誤り訂正符号４ワー
ドを１つのブロックとして、ブロックの先頭に同期信号
（ＳＹＮＣ）　、ブロックを識別するためのアドレス（
Ａｄｄｒｅｓｓ）、およびアドレスに誤りが生じたとき
に元のデータに戻すための巡回符号（ＣＲＣＣ）　とが
付加され、ブロックインタリーブのためにバッファＲＡ
Ｍ２０に一時格納される。バッファＲＡＭ２０から変調
回路４に出力される信号は、例えば２３ブロックのデー
タから成り、前後に再生同期化のためのプリアンブルと
ポストアンブルとが付加されている。図７に図示された
従来の訂正出力は、１ワードが１６ビットで構成されて
いるのに対して、図５に図示された本発明の訂正出力は
、１ワードが８ビットで構成されているので、１つのブ
ロックを構成するビット数は変わらないことがわかる。 したがって、上位ビットのデータに対しては三重訂正ま
で行えるので、記録帯域を増加させることなく従来の二
重訂正よりも訂正能力を上げることができる。

【００２５】下位ビットのデータに対しては、従来の二
重訂正に対して、二重誤り検出一重誤り訂正しか行えず
、訂正能力は落ちている。そこで、誤り訂正回路１０は
下位ビットのデータに２つ以上の誤りを検出した場合、
下位ビットのデータに対する訂正が仕切れなくなるので
、下位ビットのデータに対してミューティングを行う。 即ち、誤り訂正回路１０が下位ビットのデータを例えば
（００００００００）または（１１１１１１１１）に置
換する。こうすれば、下位ビットのデータは再生されな
いが、前記したように、上位８ビットデータのダイナミ
ックレンジは４８ｄＢあるので、聴感上の問題とはなら
ない。そればかりではなく、上位ビットデータの誤り訂
正能力が高められているので、有効なノイズ削減効果を
得ることができる。

【００２６】

【発明の効果】本発明に係る誤り検出訂正回路は、以上
のように、原信号としてのディジタル信号の上位ビット
から成るデータを記憶する第１記憶手段と、上記ディジ
タル信号の下位ビットから成るデータを記憶する第２記
憶手段と、上位ビットから成るデータには、第１記憶手
段に記憶されたデータに基づいて訂正能力が相対的に高
い訂正符号を生成付加し、下位ビットから成るデータに
は、第２記憶手段に記憶されたデータに基づいて訂正能
力が相対的に低い訂正符号を生成付加する誤り訂正符号
生成手段と、下位ビットから成るデータに訂正不可能な
誤りが発生したときに、下位ビットから成るデータを所
定のデータに置換してミュートする下位ビット置換手段
とを備えている構成である。

【００２７】それゆえ、ディジタル信号の伝送系におけ
る誤り訂正能力を記録帯域を増加させることなく向上さ
せ、ノイズを低減させることができるという効果を奏す
る。

【図面の簡単な説明】

【図１】本発明に係るディジタルオーディオ記録再生装
置の記録系および再生系の概略構成を示すブロック図で
ある。

【図２】誤り訂正符号付加回路の構成を示すブロック図
である。

【図３】上位ビット用データＲＡＭのデータ書き込み場
所を示すメモリマップである。

【図４】下位ビット用データＲＡＭのデータ書き込み場
所を示すメモリマップである。

【図５】記録信号フォーマットを示す説明図である。

【図６】従来の誤り検出訂正回路におけるＲＡＭのデー
タ書き込み場所を示すメモリマップである。

【図７】従来の記録信号フォーマットを示す説明図であ
る。

【符号の説明】

Claims (1)

【特許請求の範囲】
1. 【請求項１】ディジタル信号を伝送するときに誤りが発
   生した場合、正常なディジタル信号に戻す信号処理を行
   う誤り検出訂正回路において、原信号としてのディジタ
   ル信号の上位ビットから成るデータを記憶する第１記憶
   手段と、上記ディジタル信号の下位ビットから成るデー
   タを記憶する第２記憶手段と、上位ビットから成るデー
   タには、第１記憶手段に記憶されたデータに基づいて訂
   正能力が相対的に高い訂正符号を生成付加し、下位ビッ
   トから成るデータには、第２記憶手段に記憶されたデー
   タに基づいて訂正能力が相対的に低い訂正符号を生成付
   加する誤り訂正符号生成手段と、下位ビットから成るデ
   ータに訂正不可能な誤りが発生したときに、下位ビット
   から成るデータを所定のデータに置換してミュートする
   下位ビット置換手段とを備えていることを特徴とする誤
   り検出訂正回路。