JPH04243089A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04243089A JPH04243089A JP3003576A JP357691A JPH04243089A JP H04243089 A JPH04243089 A JP H04243089A JP 3003576 A JP3003576 A JP 3003576A JP 357691 A JP357691 A JP 357691A JP H04243089 A JPH04243089 A JP H04243089A
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- Japan
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- memory cell
- cell array
- word
- circuits
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 230000015654 memory Effects 0.000 claims abstract description 42
- 238000003491 array Methods 0.000 claims abstract description 15
- 230000003321 amplification Effects 0.000 claims description 12
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 12
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 10
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 abstract description 2
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に高速・広動作マージンを有する４Ｍや１６Ｍ等の超
高密度半導体メモリに関する。
特に高速・広動作マージンを有する４Ｍや１６Ｍ等の超
高密度半導体メモリに関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶装置は、外部
駆動信号を複数のインバータ等のバッファ回路を介して
内部駆動信号を発生させ、その内部駆動信号をバスライ
ンを介して各メモリセルアレイに分配する構成となって
いた。また電源線，接地線は共通となっていた。
駆動信号を複数のインバータ等のバッファ回路を介して
内部駆動信号を発生させ、その内部駆動信号をバスライ
ンを介して各メモリセルアレイに分配する構成となって
いた。また電源線，接地線は共通となっていた。
【０００３】図４を用いて、半導体記憶装置の構成を説
明する。
明する。
【０００４】図４において、入力信号φをＲＡＳ（負論
理）とし、ワード駆動信号発生回路４００を介して、４
個のロウデコーダ４２１〜４２４に与えられる。各メモ
リセルアレイ４４１〜４４４には、ロウデコーダ４２１
〜４２４及びコラムデコータとビット線感知増幅回路４
３１〜４３４が設置されている。入力信号ＲＡＳを受け
て、ワード駆動信号を発生し、バスラインを介して各メ
モリセルアレイ４４１〜４４４のロウデコーダ４２１〜
４２４に入力される。各ロウデコーダ４２１〜４２４は
、各メモリセルアレイ４４１〜４４４の１本のワード線
を選択するようになっていた。
理）とし、ワード駆動信号発生回路４００を介して、４
個のロウデコーダ４２１〜４２４に与えられる。各メモ
リセルアレイ４４１〜４４４には、ロウデコーダ４２１
〜４２４及びコラムデコータとビット線感知増幅回路４
３１〜４３４が設置されている。入力信号ＲＡＳを受け
て、ワード駆動信号を発生し、バスラインを介して各メ
モリセルアレイ４４１〜４４４のロウデコーダ４２１〜
４２４に入力される。各ロウデコーダ４２１〜４２４は
、各メモリセルアレイ４４１〜４４４の１本のワード線
を選択するようになっていた。
【０００５】
【課題を解決するための手段】この従来の半導体記憶装
置では、１つのワード駆動信号ＲＡＳがバスラインを介
して各メモリセルアレイ４４１〜４４４に配線されてい
るので、バスラインの抵抗や容量等により時定数が異な
り、各メモリセルアレイ４４１〜４４４で実際にワード
が選択される時刻が異ってしまう。
置では、１つのワード駆動信号ＲＡＳがバスラインを介
して各メモリセルアレイ４４１〜４４４に配線されてい
るので、バスラインの抵抗や容量等により時定数が異な
り、各メモリセルアレイ４４１〜４４４で実際にワード
が選択される時刻が異ってしまう。
【０００６】また、電源，接地ラインも共通のため、各
部で発生する雑音が合さって大きくなる。例えば、４Ｍ
・ＤＲＡＭでは２０４８個のビット線センスアンプを備
え、１回の動作サイクルで全ビット線の充放電を行なう
。これを１／２ＶＣＣプリチャージ方式の２０ｎｓで高
速動作をさせると、１本のビット線は約０．５ｐＦなの
で、次式のようになる。
部で発生する雑音が合さって大きくなる。例えば、４Ｍ
・ＤＲＡＭでは２０４８個のビット線センスアンプを備
え、１回の動作サイクルで全ビット線の充放電を行なう
。これを１／２ＶＣＣプリチャージ方式の２０ｎｓで高
速動作をさせると、１本のビット線は約０．５ｐＦなの
で、次式のようになる。
【０００７】
【０００８】ペレット，リードフレーム，ボンディング
ワイヤを合わせて、インダクタンスは１０〜１５ｎＨ，
さらに電気的測定で不可欠なソケット部のインダクタン
スを含めると、２０〜２５ｎＨで次式となる。
ワイヤを合わせて、インダクタンスは１０〜１５ｎＨ，
さらに電気的測定で不可欠なソケット部のインダクタン
スを含めると、２０〜２５ｎＨで次式となる。
【０００９】
【００１０】約１６０ｍＶの電源変動雑音が発生するこ
とになる。
とになる。
【００１１】従って、ワード選択までの時刻のばらつき
は大きくなる。ワード選択時刻がばらつくと、このばら
つきを考慮して、ビット線センスアンプ駆動信号を発生
させなければならない。さらに、製造ばらつきも考慮す
ると、回路マージンを大きくとらなければならず、高速
化が非常に困難になる。３２のセルアレイに分離してい
る４ＭＤＲＡＭでは、ワード選択時刻のばらつきを、２
０〜３０ｎＳ以上見越して、ビット線駆動信号を発生さ
せなければならなかった。
は大きくなる。ワード選択時刻がばらつくと、このばら
つきを考慮して、ビット線センスアンプ駆動信号を発生
させなければならない。さらに、製造ばらつきも考慮す
ると、回路マージンを大きくとらなければならず、高速
化が非常に困難になる。３２のセルアレイに分離してい
る４ＭＤＲＡＭでは、ワード選択時刻のばらつきを、２
０〜３０ｎＳ以上見越して、ビット線駆動信号を発生さ
せなければならなかった。
【００１２】本発明の目的は、前記問題点を解決し、ワ
ード選択時刻のばらつきを考慮する必要のないようにし
た半導体記憶装置を提供することにある。
ード選択時刻のばらつきを考慮する必要のないようにし
た半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明の構成は、複数の
メモリセルアレイを備えた半導体記憶装置において、電
源線，接地線とのうち少なくとも一つを、前記メモリセ
ルアレイ毎に設け、ワード駆動信号発生回路を前記メモ
リセルアレイ毎に設けたことを特徴とする。
メモリセルアレイを備えた半導体記憶装置において、電
源線，接地線とのうち少なくとも一つを、前記メモリセ
ルアレイ毎に設け、ワード駆動信号発生回路を前記メモ
リセルアレイ毎に設けたことを特徴とする。
【００１４】
【実施例】図１は本発明の第１の実施例の半導体記憶装
置のブロック図である。
置のブロック図である。
【００１５】図１において、本実施例の半導体記憶装置
は、ワード駆動信号発生回路１０１〜１０４と、メモリ
セルアレイ１４１〜１４４と、それに属するロウデコー
ダ１２１〜１２４と、コラムデコーダ及びビット線感知
増幅器１３１〜１３４とが各々配置されている。また、
各メモリセルアレイ１４１〜１４４毎に独立した電源線
ＶＤＤ１ 〜ＶＤＤ８ ，接地線ＶＳＳ１ 〜ＶＳＳ８
を各々設けている。
は、ワード駆動信号発生回路１０１〜１０４と、メモリ
セルアレイ１４１〜１４４と、それに属するロウデコー
ダ１２１〜１２４と、コラムデコーダ及びビット線感知
増幅器１３１〜１３４とが各々配置されている。また、
各メモリセルアレイ１４１〜１４４毎に独立した電源線
ＶＤＤ１ 〜ＶＤＤ８ ，接地線ＶＳＳ１ 〜ＶＳＳ８
を各々設けている。
【００１６】外部入力信号ＲＡＳ（負論理）により、各
メモリセルアレイ１４１〜１４４毎に設けられたワード
駆動信号発生回路１０１〜１０４に入力され、それぞれ
ロウデコーダ１２１〜１２４で、ワードが１本選択され
る。ワード駆動信号発生回路１０１〜１０４は、複数の
インバータ等の遅延回路で実現でき、この遅延時間を、
各メモリセルアレイ１４１〜１４４でワード選択時刻の
ばらつきがなくなるように設定すればよい。
メモリセルアレイ１４１〜１４４毎に設けられたワード
駆動信号発生回路１０１〜１０４に入力され、それぞれ
ロウデコーダ１２１〜１２４で、ワードが１本選択され
る。ワード駆動信号発生回路１０１〜１０４は、複数の
インバータ等の遅延回路で実現でき、この遅延時間を、
各メモリセルアレイ１４１〜１４４でワード選択時刻の
ばらつきがなくなるように設定すればよい。
【００１７】また、電源も独立しているので、大電流が
流れることもなくなり、雑音も減少する。よって、高速
で動作マージンの広いメモリを提供できる。
流れることもなくなり、雑音も減少する。よって、高速
で動作マージンの広いメモリを提供できる。
【００１８】以上本実施例によれば、複数のメモリセル
アレイで構成される半導体メモリにおいて、電源線ある
いは接地線、もしくは両方共メモリセルアレイ毎に独立
して備え、ワード駆動信号の発生をメモリセルアレイ毎
に分離して駆動する制御回路を有することを特徴とする
半導体記憶装置が得られる。
アレイで構成される半導体メモリにおいて、電源線ある
いは接地線、もしくは両方共メモリセルアレイ毎に独立
して備え、ワード駆動信号の発生をメモリセルアレイ毎
に分離して駆動する制御回路を有することを特徴とする
半導体記憶装置が得られる。
【００１９】図２は、本発明の第２の実施例の半導体記
憶装置のブロック図である。
憶装置のブロック図である。
【００２０】図２において、本実施例は、信号（ＲＡＳ
）が入力されるビット線感知増幅駆動信号発生回路２１
１〜２１４と、コラムデコーダ及びビット線感知増幅器
２３１〜２３４と、ロウデコーダ２２１〜２２４と、メ
モリセルアレイ２４１〜２４４とを備えている。電源線
等は、同一と同様に用意される。
）が入力されるビット線感知増幅駆動信号発生回路２１
１〜２１４と、コラムデコーダ及びビット線感知増幅器
２３１〜２３４と、ロウデコーダ２２１〜２２４と、メ
モリセルアレイ２４１〜２４４とを備えている。電源線
等は、同一と同様に用意される。
【００２１】本実施例では、ビット線感知増幅駆動信号
発生回路２１１〜２１４で発生されるビット線感知増幅
駆動信号が、メモリセルアレイ２４１〜２４４に属する
ビット線感知増幅期２３１〜２３４にそれぞれ入力され
る。
発生回路２１１〜２１４で発生されるビット線感知増幅
駆動信号が、メモリセルアレイ２４１〜２４４に属する
ビット線感知増幅期２３１〜２３４にそれぞれ入力され
る。
【００２２】ビット線感知増幅駆動信号のばらつきも、
それぞれの遅延時間を調整することにより、ビット線感
知増幅開始のばらつきがなくなり、高速で動作マージン
の広いメモリを提供できる。
それぞれの遅延時間を調整することにより、ビット線感
知増幅開始のばらつきがなくなり、高速で動作マージン
の広いメモリを提供できる。
【００２３】以上本実施例によれば、複数のメモリセル
アレイで構成される半導体メモリにおいて、電源線ある
いは接地線もしくは両方共メモリセルアレイ毎に独立し
て備え、ビット線感知増幅駆動信号の発生をメモリセル
アレイ毎に分離して駆動する制御回路を有することを特
徴とする半導体記憶装置が得られる。
アレイで構成される半導体メモリにおいて、電源線ある
いは接地線もしくは両方共メモリセルアレイ毎に独立し
て備え、ビット線感知増幅駆動信号の発生をメモリセル
アレイ毎に分離して駆動する制御回路を有することを特
徴とする半導体記憶装置が得られる。
【００２４】図３は本発明の第３の実施例の半導体装置
のブロック図である。
のブロック図である。
【００２５】図３において、本実施例の半導体記憶装置
は、ワード駆動信号発生回路３０１〜３０４と、ビット
線感知増幅駆動信号発生回路３１１〜３１４と、ロウデ
コーダ３２１〜３２４と、コラムデコーダ及びビット線
感知増幅器３３１〜３３４と、メモリセルアレイ３４１
〜３４４とを備えている。
は、ワード駆動信号発生回路３０１〜３０４と、ビット
線感知増幅駆動信号発生回路３１１〜３１４と、ロウデ
コーダ３２１〜３２４と、コラムデコーダ及びビット線
感知増幅器３３１〜３３４と、メモリセルアレイ３４１
〜３４４とを備えている。
【００２６】本実施例の半導体記憶装置では、ワード駆
動信号がメモリセルアレイ３４１〜３４４毎に分離して
発生されており、かつその独立したワード駆動信号に対
して遅延回路を介してビット線感知駆動信号を発生する
。また、電源線，接地線もメモリセルアレイ３４１〜３
４４毎に独立しており、電源線，接地線に発生する雑音
により互いに影響を及ぼすことはない。
動信号がメモリセルアレイ３４１〜３４４毎に分離して
発生されており、かつその独立したワード駆動信号に対
して遅延回路を介してビット線感知駆動信号を発生する
。また、電源線，接地線もメモリセルアレイ３４１〜３
４４毎に独立しており、電源線，接地線に発生する雑音
により互いに影響を及ぼすことはない。
【００２７】本実施例では、メモリセルアレイ毎にワー
ド駆動開始から、ビット線感知増幅開始までの時間をそ
れぞれ設定できるので、さらに高速で動作マージンの大
きいメモリを提供できる。
ド駆動開始から、ビット線感知増幅開始までの時間をそ
れぞれ設定できるので、さらに高速で動作マージンの大
きいメモリを提供できる。
【００２８】以上本実施例によれば、ビット線感知増幅
駆動信号の発生をワード駆動信号により制御することを
特徴とする半導体記憶装置が得られる。
駆動信号の発生をワード駆動信号により制御することを
特徴とする半導体記憶装置が得られる。
【００２９】
【発明の効果】以上説明したように、本発明は、メモリ
セルアレイ毎に独立してワード駆動信号、あるいはビッ
ト線感知増幅駆動信号を発生させ、またメモリセルアレ
イ毎に電源線や接地線等を設けることによって、高速で
動作マージンの広いメモリを提供できるという効果を有
する。
セルアレイ毎に独立してワード駆動信号、あるいはビッ
ト線感知増幅駆動信号を発生させ、またメモリセルアレ
イ毎に電源線や接地線等を設けることによって、高速で
動作マージンの広いメモリを提供できるという効果を有
する。
【図１】本発明の第１の実施例の半導体記憶装置を示す
ブロック図である。
ブロック図である。
【図２】本発明の第２の実施例の半導体記憶装置を示す
ブロック図である。
ブロック図である。
【図３】本発明の第３の実施例の半導体記憶装置を示す
ブロック図である。
ブロック図である。
【図４】従来の半導体記憶装置を示すブロック図である
。
。
１０１〜１０４，３０１〜３０４，４００ ワー
ド駆動信号発生回路 １２１〜１２４，２２１〜２２４，３２１〜３２４，４
２１〜４２４ ロウデコーダ １３１〜１３４，２３１〜２３４，３３１〜３３４，４
３１〜４３４ コラムデコーダ及びビット線感知
増幅器
ド駆動信号発生回路 １２１〜１２４，２２１〜２２４，３２１〜３２４，４
２１〜４２４ ロウデコーダ １３１〜１３４，２３１〜２３４，３３１〜３３４，４
３１〜４３４ コラムデコーダ及びビット線感知
増幅器
Claims (2)
- 【請求項１】 複数のメモリセルアレイを備えた半導
体記憶装置において、電源線と接地線とのうち少なくと
も一つを、前記メモリセルアレイ毎に設け、ワード駆動
信号発生回路を前記メモリセルアレイ毎に設けたことを
特徴とする半導体記憶装置。 - 【請求項２】 ワード駆動信号発生回路の出力が、ビ
ット線感知増幅信号の発生を制御するものである請求項
１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003576A JPH04243089A (ja) | 1991-01-17 | 1991-01-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003576A JPH04243089A (ja) | 1991-01-17 | 1991-01-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04243089A true JPH04243089A (ja) | 1992-08-31 |
Family
ID=11561283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003576A Pending JPH04243089A (ja) | 1991-01-17 | 1991-01-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04243089A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130168A (ja) * | 1993-11-02 | 1995-05-19 | Nec Corp | 半導体メモリ装置 |
| JP2011065732A (ja) * | 2009-09-18 | 2011-03-31 | Elpida Memory Inc | 半導体記憶装置 |
-
1991
- 1991-01-17 JP JP3003576A patent/JPH04243089A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130168A (ja) * | 1993-11-02 | 1995-05-19 | Nec Corp | 半導体メモリ装置 |
| JP2011065732A (ja) * | 2009-09-18 | 2011-03-31 | Elpida Memory Inc | 半導体記憶装置 |
| US8675437B2 (en) | 2009-09-18 | 2014-03-18 | Tomohiko Sato | Semiconductor memory device |
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