JPH056654A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 大記憶容量化を図った半導体記憶回路に適し
た半導体集積回路装置及び動作の高速化と大記憶容量化
を実現した半導体記憶回路を備えた半導体集積回路装置
を提供する。 【構成】 ダイナミック型メモリセルがマトリックス配
置されてなるメモリマットが複数個から構成されるメモ
リアレイ上を延長してＹ選択線を配置するとともに、こ
のＹ選択線と同様な構成のダミーＹＳ線を用いてカラム
リセットタイミングをモニターしてワード線のクリアタ
イミングの制御を行ってメモリサイクルの時間短縮を行
う。選択メモリマットに対応したワードクリア回路のみ
を動作させて低消費電力とする。シェアードセンスアン
プ方式におけるビット線選択ＭＯＳＦＥＴのゲートの選
択レベルを昇圧電圧とする。しきい値電圧がチャネル幅
依存性によって高くされるＭＯＳＦＥＴに対してイオン
打ち込み技術によりチャンネル表面の不純物を調整して
補償を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば約１６Ｍビットのような大記憶容量を持
つダイナミック型ＲＡＭ（ランダム・アクセス・メモ
リ）に利用して有効な技術に関するものである。

【０００２】

【従来の技術】約１６Ｍビットのような大きな記憶容量
を持つダイナミック型ＲＡＭの開発が進められている。
このようなダイナミック型ＲＡＭの例として、例えば日
経マグロウヒル社昭和６３年３月１日発行『日経マイク
ロデバイス』誌の頁６７〜頁８１がある。

【０００３】

【発明が解決しようとする課題】上記のような大記憶容
量化に伴いメモリチップも必然的に大型化する。それに
伴い、素子の微細化や配線の引き回しによる速度の低下
に格別の配慮が必要になるものである。ダイナミック型
メモリセルの読み出し動作は、情報記憶用キャパシタと
ビット線とを接続したとき、チャージシェアによりビッ
ト線電位が情報記憶用キャパシタの電荷の有無に応じて
微小に変化することをことを利用して行われる。このよ
うにダイナミック型メモリセルでは記憶電荷を破壊的に
読み出すものであるので、ワード線を非選択にする前に
上記微小電圧をセンスアンプで増幅してもとの情報記憶
用キャパシタに再書き込みする必要がある。このセンス
アンプによる再書き込みにおいては、カラム選択スイッ
チをオフ状態にする必要がある。なぜなら、ビット線に
共通ビット線やメンアンプの入力回路が接続された状態
のままではセンスアンプはビット線をもとのハイレベル
／ロウレベルにする電流駆動能力が無いからである。こ
のため、ワード線のクリアタイミングは、カラムスイッ
チがオフ状態にされ、かつセンスアンプの増幅動作によ
ってビット線の電位がもとのハイレベル／ロウレベルに
変化し、それが情報記憶用キャパシタに再書き込みされ
ることを待って行う必要がある。従来は上記のようなタ
イミングをインバータ回路等のような遅延回路を用いて
行うものであったため、Ｙ選択線の信号伝播遅延時間及
び遅延回路の遅延時間プロセスバラツキの双方を考慮し
て、一定の時間マージンを持たせてワードクリアを行う
ものであるため、メモリサイクルが長くなるという問題
が生じる。特に、上記のように大記憶容量化を図ったも
のでは、Ｙ選択線が長くなりその信号伝播遅延時間も長
くなるため、必然的に時間マージンを大きく設定する必
要がある。

【０００４】このように信号遅延量が非常に大きくなっ
てしまう等の種々の問題が生じる。すなわち、約１６Ｍ
ビットものような大記憶容量化を実現するには、もはや
約１Ｍビットや約４Ｍビットのダイナミック型ＲＡＭに
用いられた技術手法とは異なる新たな技術開発が必要に
なるものである。この発明の目的は、大記憶容量化を図
った半導体記憶回路に適した半導体集積回路装置を提供
することにある。この発明の他の目的は、動作の高速化
を図りつつ大記憶容量化を実現した半導体記憶回路を備
えた半導体集積回路装置を提供することにある。この発
明の他の目的は、素子の微細化に適した半導体集積回路
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
がマトリックス配置されてなるメモリマットが複数個か
ら構成されるメモリアレイ上を延長してＹ選択線を配置
するとともに、このＹ選択線と実質的にほぼ同じ配線材
料でかつほぼ同じ長さからなるダミー選択線を用いて遅
延回路を構成してカラムリセット信号を伝達させてワー
ド線のリセットタイミング信号を形成する。選択メモリ
マットに属するワードクリア回路のみを動作させる。そ
して、センスアンプの入出力ノードと一対からなるメモ
リマットのビット線との間を接続するスイッチＭＯＳＦ
ＥＴのゲートに供給される制御信号を回路の接地電位の
ようなロウレベルと昇圧電圧のようなハイレベルにす
る。しきい値電圧がチャンネル幅依存性によって高くさ
れるＭＯＳＦＥＴに対して、イオン打ち込み技術により
チャンネル表面に不純物を導入してしきい値電圧の上昇
を補償する。

【０００６】

【作用】上記した手段によれば、ダミーＹ選択線により
正確にＹリセットタイミングを知ることができるから、
必要最小な時間マージンの設定によってワードクリアを
実施できる。選択メモリマットのみのワードクリアを構
成するＭＯＳＦＥＴのゲートをハイレベル／ロウレベル
に変化させればよいからそれに費やされるチャージアッ
プ／ディスチージ電流を減らせる。昇圧電圧を用いるこ
とによりビット線のプリチャージを高速にできる。チャ
ンネル幅依存性を考慮するとこなくＭＯＳＦＥＴのサイ
ズを小さくできる。

【０００７】

【実施例】図７には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術よって、単結晶シリコンのような１個の半導体基板上
において形成される。同図における各回路ブロックは、
実際の半導体チップにおける幾何学的な配置に合わせて
描かれている。以下の説明において、ＭＯＳＦＥＴは絶
縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）の意味
で用いている。この実施例においては、メモリの大容量
化に伴うチップサイズの大型化による制御信号やメモリ
アレイ駆動信号といった各種配線長が長くされることに
よって動作速度も遅くされてしまうのを防ぐ等のため
に、ＲＡＭを構成するメモリアレイ部とそのアドレス選
択等を行う周辺部との配置に次のような工夫が行われて
いる。

【０００８】同図において、チップの縦中央部と横中央
部とから形作られる十文字エリアが設けられる。この十
文字エリアには主に周辺回路が配置され、上記十文字エ
リアにより４分割されたエリアにはメモリアレイが配置
される。すなわち、チップの縦方向と横方向の中央部に
十文字状のエリアを設け、それにより４つに分割された
エリアにメモリアレイが形成される。特に制限されない
が、上記４つのメモリアレイは、後述するようにそれぞ
れが約４Ｍビットの記憶容量を持つようにされる。これ
に応じて４つのメモリアレイ全体では、約１６Ｍビット
の大記憶容量を持つものとされる。１つのメモリマット
１は、横方向にワード線が延長するよう配置され、縦方
向に一対からなる平行に配置される相補データ線又はビ
ット線が延長するよう配置される。メモリマット１は、
センスアンプ２を中心にして左右に一対が配置される。
センスアンプ２は、左右に配置される一対のメモリマッ
ト１に対して共通に用いられるという、いわゆるシェア
ードセンスアンプ方式とされる。上記４つに分割された
メモリアレイのうち、中央部側にＹ選択回路５がそれぞ
れ設けられる。Ｙ選択線はＹ選択回路５からそれに対応
するメモリアレイの複数のメモリマット上を延長するよ
う延びて、各メモリマットのカラムスイッチ用ＭＯＳＦ
ＥＴのゲートのスイッチ制御を行う。また、各メモリマ
ットのチップの外周側に対応してワードクリア回路６が
設けられている。

【０００９】上記チップの横方向の中央部のうち、右側
の部分にはＸアドレスバッファ、Ｘ冗長回路及びＸアド
レスドライバ（論理段）とからなるＸ系回路１０と、Ｒ
ＡＳ系制御信号回路１１、ＷＥ系信号制御回路１２及び
基準電圧発生回路１６がそれぞれ設けられる。上記基準
電圧発生回路１６はこのエリアの中央寄りに設けられ、
約５Ｖのような外部電源ＶＣＣを受けて内部回路に供給
される約３．３Ｖのような電圧に対応した定電圧ＶＬを
形成する。上記チップの横方向の中央部のうち、左側の
部分にはＹアドレスバッファ、Ｙ冗長回路及びＹアドレ
スドライバ（論理段）とからなるＹ系回路１３と、ＣＡ
Ｓ系制御信号回路１４及びテスト回路１５がそれぞれ設
けられる。そのチップ中央部には、アドレスバッファや
デコーダといったような周辺回路用の電源電圧ＶＣＬを
形成する内部降圧回路１７が設けられる。上記のよう
に、アドレスバッファとそれに対応したアドレス比較回
路を含む冗長回路、制御クロック発生を行うＣＡＳ，Ｒ
ＡＳ系制御信号回路等を一個所に集中配置すると、例え
ば配線チャンネルを挟んでクロック発生回路と他の回路
を振り分けること、言い換えるならば上記配線チャンネ
ルを共用化することによって高集積化が可能になるとと
もに、アドレスドライバ（論理段）等に最短で等距離で
信号を伝えることができる。

【００１０】ＲＡＳ系制御回路１１は、信号ＲＡＳを受
けてＸアドレスバッファを活性化するために用いられ
る。Ｘアドレスバッファに取り込まれたアドレス信号は
Ｘ系の冗長回路に供給される。ここで、記憶された不良
アドレスとの比較が行われて、冗長回路への切り換える
ことの有無が判定される。その結果と上記アドレス信号
とは、Ｘ系のプリデコーダに供給される。ここで、プレ
デコード信号が形成され、各メモリアレイに対応して設
けられるＸアドレスドライバを介して、前記のようなメ
モリマットに対応して設けられるそれぞれのＸデコーダ
３に供給される。一方、上記ＲＡＳ系の内部信号は、Ｗ
Ｅ系のコントロール回路とＣＡＳ系のコントロール回路
に供給される。例えば、ＲＡＳ信号とＣＡＳ信号及びＷ
Ｅ信号との入力順序の判定から、自動リフレッシュモー
ド（ＣＢＲ）、テストモード（ＷＣＢＲ）等の識別が行
われる。テストモードのときには、テスト回路１５が活
性化され、そのとき供給される特定のアドレス信号に従
いテストファンクションが設定される。ＣＡＳ系の制御
回路１４は、信号ＣＡＳを受けてＹ系の各種制御信号を
形成するために用いられる。信号ＣＡＳのロウレベルへ
の変化に同期してＹアドレスバッファに取り込まれたア
ドレス信号は、Ｙ系の冗長回路に供給される。ここで、
記憶された不良アドレスとの比較が行われて、冗長回路
への切り換えの有無が判定される。その結果と上記アド
レス信号は、Ｙ系のプリデコーダに供給される。ここ
で、プリデコード信号が形成される。このプリデコード
信号は、４つからなる各メモリアレイ対応して設けられ
るＹアドレスドライバを介して、それぞれのＹデコーダ
に供給される。一方、上記ＣＡＳ系制御回路１４は、前
記のようにＲＡＳ信号とＷＥ信号とを受けてその入力順
序の判定からテストモードを判定すると、隣接するテス
ト回路１５を活性化させる。

【００１１】上記チップの縦方向の中央部のうち、上側
の部分にはこのエリアの中心軸に対して左右対称的に片
側合計１６個のメモリマットと８個のセンスアンプがそ
れぞれ配置される。そのうち、左右４組ずつのメモリマ
ット２個とセンスアンプ１個に対応して４個からなるメ
インアンプ７が設けられる。この他、この縦中央上部に
は、内部降圧電圧を受けてワード線選択用等の昇圧電圧
発生回路２１や、アドレス信号や制御信号等の入力信号
に対応した入力パッドエリア９Ｂ及び９Ｃが設けられ
る。上記左右４組ずつに分割されたメモリブロックに対
応して、センスアンプ２の動作電圧を形成する内部降圧
回路８がそれぞれに設けられる。この実施例では１つの
ブロックには８個のメモリマット１と４個のセンスアン
プ２が配置され、上記縦軸を中心として左右対称的に合
計１６個のメモリマット１と８個のセンスアンプ２が割
り当てられる。この構成では、４個からなる少ないメイ
ンアンプ７を用いつつ、各センスアンプ２からの増幅信
号を短い信号伝播経路によりメインアンプ７に伝えるこ
とができる。

【００１２】上記チップの縦方向の中央部のうち、下側
の部分にもこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。この他、この縦中央下部には、内部降圧
電圧を受けて基板に供給すべき負のバイアス電圧を形成
する基板電圧発生回路１８や、アドレス信号や制御信号
等の入力信号に対応した入力パッドエリア９Ａ及びデー
タ出力バッファ回路１９及びデータ入力バッファ回路２
０が設けられる。上記同様に左右４組ずつに分割されて
メモリブロックに対応して、センスアンプ２の動作電圧
を形成する内部降圧回路８がそれぞれに設けられる。こ
れにより、上記同様に４個のような少ない数からなるメ
インアンプ７を用いつつ、各センスアンプ２からの増幅
信号を短い信号伝播経路によりメインアンプ７に伝える
ことができる。

【００１３】同図では省略されているが、上記縦中央部
の領域には上記のようなエリア９Ａ〜９Ｃの他にも、各
種のボンディングパッドが配置される。このボンディン
グパッドの例としては外部電源供給用のパッドあり、入
力のレベルマージンを大きくするため、言い換えるなら
ば電源インピーダンスを低くするために回路の接地電位
を供給するパッドは、合計で十数個と比較的多くほぼ一
直線上に並んで配置される。これらの接地電位用パッド
は、ＬＯＣ技術により形成される縦方向に延びる接地電
位用リードに接続される。これら接地用パッドのうち、
ワード線のクリア、ワードドライバの非選択ワード線の
カップリングによる浮き上がり防止用のために特に設け
られるものや、センスアンプのコモンソース用として設
けられるもの等のように主として電源インピーダンスを
下げる目的で設けられる。これにより、回路の接地電位
は内部回路の動作に対して電源インピーダンスが低くさ
れ、かつ上記のごとく複数種類に分けられた内部回路間
の接地配線が、ＬＯＣリードフレームとボンディングワ
イヤとからなるローパスフィルタで接続されることにな
るからノイズの発生を最小に抑えるとともに、内部回路
間の回路接地線ノイズの伝播も最小に抑えることができ
る。

【００１４】この実施例では、約５Ｖのような外部電源
ＶＣＣに対応したパッドは、上記電圧変換動作を行う内
部降圧回路８及び１７に対応してそれぞれ設けられる。
これも上記同様に電源インピーダンスを低くするととも
に、内部回路間の電圧（ＶＣＣ、ＶＤＬ及びＶＣＣ間）
のノイズ伝播を低く抑えるためのものである。アドレス
入力用のパッドＡ０〜Ａ１１と、ＲＡＳ、ＣＡＳ、ＷＥ
及びＯＥのような制御信号用のバッドは上記エリア９Ａ
〜９Ｃに配置される。この他にデータ入力用やデータ出
力用のパッドやボンディングマスター用、モニタ用及び
モニタ用パッド制御のために以下のパッドも設けられ
る。ボンディングマスター用としてはスタティックカラ
ムモードを指定するためのもの、ニブルモード及び×４
ビット構成時のライトマスク機能を指定するためのもの
がある。モニタ用としてはパッド各内部電圧ＶＣＬ、Ｖ
ＤＬ、ＶＬ、ＶＢＢ、ＶＣＨ及びＶＰＬをモニタするた
めのものがある。この内部電圧のうちＶＣＬは、約３．
３Ｖの周辺回路用電源電圧であり、内部降圧回路１７に
より共通に形成される。ＶＤＬは約３．３Ｖのメモリア
レイ、すなわち、センスアンプ２に供給される電源電圧
であり、特に制限されないが、上記のような４つのメモ
リブロックに対応して４個設けられる。ＶＣＨは上記内
部電圧ＶＤＬを受けて約５．３Ｖに昇圧されたワード線
や後述するようなシェアードセンスアンプ方式のマット
選択スイッチＭＯＳＦＥＴの選択レベル、シェアードス
イッチＭＯＳＦＥＴを選択するブースト電源電圧であ
る。ＶＢＢは−２Ｖのような基板バックバイアス電圧、
ＶＰＬはメモリセルのプレート電圧、ＶＬは約３．３Ｖ
とされ、内部降圧回路８及び１７に供給される定電圧で
ある。

【００１５】図１には、この発明が適用された上記のよ
うなＲＡＭにおける一実施例の要部ブロックが示されて
いる。同図には、前記ＲＡＳ系制御回路１１のうちワー
ドクリアタイミング発生回路の部分が拡大誇張して描か
れている。すなわち、ＣＡＳ系のＹ選択クリア信号ＣＥ
の発生回路の一端には、同図において点線により例示的
に示されているＹ選択線ＹＳと同じ配線材料を用い、か
つ同じ長さにされたダミーＹＳが接続される。比較的狭
いエリアに上記１つのメモリアレイ内の８個のメモリブ
ロックを貫通するよう比較的長い長さのＹ選択線ＹＳと
同じ長さのダミーＹＳを配置するために繰り返し矩形波
状に形成される。ダミーＹＳの他端側には、ワードクリ
ア信号Ｒ２Ｂを形成するタイミング発生回路が設けられ
る。このワードクリア信号Ｒ２Ｂは、選択メモリマット
のＸデコーダに供給されてワードドライバを介してデコ
ーダ側と、ワードクリア回路６に供給されてワード線の
遠端側の両端から選択ワード線をロウレベルに引き抜く
ようにするものである。

【００１６】メモリマット１は、センスアンプ２を挟ん
で左右（同図では上下）に一対が配置される。それに対
応したＸデコーダ及びワード線ドライバ３及びマット制
御信号発生回路４が最小の単位のメモリ回路とされる。
この実施例のＲＡＭは、チップの縦方向に対して４分割
されて４つのメモリブロックが構成される。１つのメモ
リブロックは、上記縦中央部のエリアを中心にして、左
右に４組からなる合計で８個の単位メモリ回路が設けら
れる。上記のようなメモリブロックは、Ｙ系の上位２ビ
ットのアドレス信号Ｙ１０，Ｙ１１により指定される。
すなわち、チップの上下を最上位ビットのアドレス信号
Ｙ１１とＹ１１Ｂにより指定し、その半分を次ビットＹ
１０とＹ１０Ｂにより指定する。これにより、４つのメ
モリアレイがチップの縦方向に対して４分割される。

【００１７】上記のように４つに分割されたメモリブロ
ックは、Ｘ系の最上位ビットＸ１１とＸ１１Ｂにより左
右に分けられる。この最上位ビットＸ１１とＸ１１Ｂ
は、上記メインアンプ７が左右いずれのメモリマット側
に用いられるかの選択信号としても用いられる。次位２
ビットのアドレス信号Ｘ１０とＸ１０Ｂ及びＸ９とＸ９
Ｂは、上記左右４個ずつ配置された単位メモリ回路を指
定するために用いられる。そして、アドレス信号Ｘ８と
Ｘ８Ｂは、センスアンプに接続されるべき左右のメモリ
マットの選択信号として用いられる。上記単位のメモリ
回路は、１つのメモリマットは２５６本のワード線を持
つ。上記単位のメモリマットは、センスアンプを中心と
して左右に相補データ線（ビット線又はディジット線）
が配置されるといういわゆるシェアードセンスアンプ方
式を採るため、実質的には１つのセンスアンプには５１
２本のワード線に対応したメモリセルが割り当てられ
る。この左右のアドレス指定用信号に上記アドレス信号
Ｘ８とＸ８Ｂが用いられる。それ故、Ｘデコーダ回路３
は実質的にＸ０〜Ｘ８の９ビットのアドレス信号を解読
して１つのワード線の選択動作を行う機能を持つ。

【００１８】ロウアドレスストローブ信号ＲＡＳに同期
してＸアドレス信号が取り込まれると、Ｘ系の選択動作
が行われる。このとき、上記のようなアドレス割り付け
により、上記４つのメモリブロックのうち、アドレス信
号Ｘ１１とＸ１１Ｂに応じて上記縦中央部のエリアを挟
んで左右にメモリマットのうちいずれ一方が選択され
る。そして、アドレス信号Ｘ１０とＸ１０Ｂ〜Ｘ８とＸ
８Ｂにより１つのメモリマットが指定され、アドレス信
号Ｘ０〜Ｘ７の８ビットのアドレス信号に従い１／２５
６のワード線選択動作が行われる。

【００１９】上記のようなＸ系の選択動作により、各メ
モリブロックでは１本ずつのワード線が選択される。す
なわち、各メモリブロックでは同図で斜線を付したよう
な１つのメモリマットと１つのセンスアンプが動作させ
られる。このようなワード線の選択とセンスアンプの分
散動作に対応して、その動作電圧を形成する内部降圧回
路８が各メモリブロックに設けられる。このようなメモ
リブロックの分割とそれに対応したワード線の選択動作
及びセンスアンプの活性化により、特定配線に大電流が
集中して流れて比較的大きなレベルのノイズが発生する
ことを防止できる。上記のような電流分散に伴い、チッ
プの特定箇所での発熱を防止できる。電流集中によるチ
ップの温度上昇は、メモリセルのリーク電流の不均一を
招き、ワーストケースのメモリセルに向けてリフレッシ
ュ周期を設定する必要がある。したがって、この実施例
のように、センスアンプ１とそれに対応して設けられる
内部降圧回路８との組み合わせにより、上記のような電
流分散が可能となる結果、チップの温度上昇の均一化が
図られる結果、メモリセルの情報保持特性の改善を図る
ことができる。言い換えるならば、リフレッシュ周期を
長くすることができる。

【００２０】なお、各メモリアレイに対応して設けられ
るＹデコーダ５は、Ｙアドレス信号Ｙ２ないしＹ９を解
読してメモリマット１の相補データ線を選択する。すな
わち、上記Ｙ２ないしＹ９からなる８ビットのアドレス
信号の解読により、１／２５６のアドレス選択動作を行
う。ただし、カラム選択回路は、４ビットの単位で相補
データ線の選択動作を行うものである。それ故、単位の
メモリ回路では、５１２×２５６×４の記憶容量を持
ち、前記のような十文字エリアにより分けられた１つの
メモリアレイ又は前記のようなアドレス割り当てにより
分けられたメモリブロックにはそれぞれ８個の単位メモ
リ回路が設けられるから、メモリアレイ又はメモリブロ
ック全体では５１２×２５６×４×８＝４１９４３０４
の約４Ｍビットの記憶容量を持つものとなる。したがっ
て、ＤＲＡＭ全体では４つのメモリアレイ（メモリブロ
ック）により構成されるから約１６Ｍビットの大記憶容
量を持つものとなる。

【００２１】Ｙアドレス信号のうち、アドレス信号Ｙ０
とＹ１により、上記４つのメインアンプのうち１つが選
択される。そして、残りのアドレス信号Ｙ１０とＹ１１
により、前記のようなメモリブロックの選択、すなわ
ち、４組からなるメインアンプ７のうち１つが選ばれ
る。このようにして、上記４ビットからなるアドレス信
号Ｙ０，Ｙ１及びＹ１０とＹ１１により合計１６個のメ
インアンプの中の１つが活性化されて１ビットの読み出
し信号がデータ出力回路１９を通して出力される。な
お、４ビット単位でメモリアクセスする場合には、特に
制限されないが、アドレスＹ１０とＹ１１を無効にし
て、４組のメインアンプ群の中からアドレス信号Ｙ０と
Ｙ１により指定される合計４個のメインアンプの信号を
パラレルに出力させるようにすればよい。さらに、ニブ
ルモードでの読み出し動作では、特に制限されないが、
上記メインアンプをアドレス信号Ｙ０とＹ１又はＹ１０
とＹ１１をアドレス歩進させてシリアルに４ビットを出
力させることができる。

【００２２】図２には、Ｙ選択回路とワードクリア制御
回路の一実施例の回路図が示されている。ナンド（ＮＡ
ＮＤ）ゲート回路Ｇ１とインバータ回路Ｎ１は、Ｙデコ
ーダ回路を構成し、アドレス信号を解読してＹ選択線の
選択信号を形成する。このデコーダ出力は、選択タイミ
ング信号ＣＥを受けるゲート回路Ｇ２に入力される。こ
のゲート回路Ｇ２の出力にはインバータ回路が設けられ
る。このインバータ回路は、Ｙ選択線ＹＳの駆動回路と
して動作する。信号ＣＥがハイレベルにされるＹ選択タ
イミングに同期させてデコード回路により形成された選
択信号に従ってＹ選択線ＹＳをハイレベルにする。これ
により、Ｙ選択線に接続されたカラムスイッチＭＯＳＦ
ＥＴがオン状態にって、ビット線とそれに対応した共通
ビット線（共通入出力線）とを接続させる。

【００２３】上記信号ＣＥは上記ゲート回路Ｇ２及び駆
動回路と等価なインバータ回路Ｎ３，Ｎ４を介してダミ
ーＹＳ線に供給される。このダミーＹＳ線を遅延回路と
して用い、その遅延信号はインバータ回路Ｎ５を介して
ナンドゲート回路Ｇ３に供給される。このナンドゲート
回路Ｇ３にはワード線のクリアを指示する制御信号ＲＡ
Ｂが供給される。制御信号ＲＡＢによりワードクリアが
指示され、かつ上記ダミーＹＳ線によりＹ選択線が完全
にロウレベルの非選択にされたことを条件にして、ナン
ドゲート回路Ｇ３と遅延インバータ回路Ｎ６はワードク
リア信号Ｒ２Ｂをハイレベルに変化させる。これによ
り、ワードトライバとワードクリア回路により選択ワー
ド線がその両端からロウレベルに引き抜かれる。

【００２４】図３には、上記Ｙ選択線とワード線のクリ
ア動作を説明するための波形図が示されている。信号Ｃ
Ｅがロウレベルにされることに応じて、Ｙ選択線ＹＳが
ハイレベルからロウレベルにされる。上記Ｙ選択線ＹＳ
の遠端側の信号がロウレベルにされると、すなわち、最
も遠い位置に配置されるメモリマットのカラムスイッチ
がオフ状態にされるのとほぼ同時に、同じ配線材料でか
つ同じ長さからなるダミーＹＳ線遠端の信号もロウレベ
ルに変化し、それに基づいてセンスアンプの増幅動作に
よるビット線電位がハイレベル／ロウレベルにされるこ
と、言い換えるならば、メモリセルへの再書き込みに要
する時間経過後に選択ワード線ＷＬがハイレベルからロ
ウレベルにクリアされる。上記センスアンプの増幅時間
は、上記ゲート回路Ｇ３やインバータ回路Ｎ６等により
設定される。この構成では、Ｙ選択線のクリアに要する
時間をダミーＹＳ線により間接的にモニターできるか
ら、必要最小のタイミングをもってワード線をクリアす
ることができ、メモリサイクルの短縮化、言い換えるな
らば、メモリ動作の高速化が可能になる。

【００２５】図４には、ワード線選択回路とワードクリ
ア回路の一実施例の回路図が示されている。同図におい
て、チャンネル部分に矢印を付したＭＯＳＦＥＴはＰチ
ャンネル型ＭＯＳＦＥＴである。このことは、以下の他
の図においも同様である。また、ゲート等の回路記号が
前記図２のものと一部重複しているが、それぞれは別個
のものであると理解されたい。センスアンプを挟んだ２
つのメモリマットは、冗長用のワード線を含めて全体で
２６０本のワード線を持つ。単位デコーダＸＤＥＣに対
して、４本のワード線が割り当てられる。すなわち、下
位２ビットのアドレス信号ｘ０，ｘ１を解読して４通り
のワード線選択タイミング信号Ｘ０Ｂ〜Ｘ３Ｂが形成さ
れる。ワードドライバは、上記単位デコーダＸＤＥＣの
選択信号とワード線選択タイミング信号Ｘ０Ｂ〜Ｘ３Ｂ
との組み合わせにより１つのワード線を選択状態にす
る。ワード線の遠端側にはワードクリア回路が設けられ
る。この実施例のワードクリア回路は、互いに隣接する
奇数ワード線と偶数ワード線の２組に分けられ、それぞ
れと回路の接地電位点との間に設けられた２組のスイッ
チＭＯＳＦＥＴから構成される。これらの２組のスイッ
チＭＯＳＦＥＴのゲートには、ナンドゲート回路Ｇ２と
Ｇ３を介して下位ビットのアドレス信号ｘ０とその反転
信号ｘ０Ｂとによりスイッチ制御が行われる。例えば、
ワードドライバ側でアドレス信号ａ０のロウレベルによ
ってワード線選択タイミング信号Ｘ０Ｂ又はＸ２Ｂがロ
ウレベルにされることに応じて偶数番目のワード線が選
択されると、それとは逆にナンドゲート回路Ｇ２のハイ
レベルによって奇数番目のワード線に対応したスイッチ
ＭＯＳＦＥＴがオン状態になり、上記選択ワード線と隣
接する非選択ワード線を回路の接地電位に固定し、非選
択ワード線の浮き上がりを防止する。すなわち、選択ワ
ード線とのカップリングの影響を実質的に受ける非選択
ワード線は隣接ワード線のみであるので、上記のように
ワード線を奇数と偶数に分ける１ビットのアドレス信号
を用いて隣接非選択ワード線を接地電位に固定するもの
である。なお、右側のメモリマットに対しても同様なワ
ードクリア回路とその制御を行うゲート回路Ｇ５，Ｇ６
が設けられる。

【００２６】この実施例では、上記のようにアドレス信
号の最下位ビットｘ０，ｘ０Ｂを用いてワードクリア用
スイッチＭＯＳＦＥＴを２組に分けてスイッチ制御を行
う。この構成では、スイッチ制御用の配線が２本と少な
くできるからワードクリア回路の実質的な専有面積を小
さくできる。すなわち、従来のワードクリア回路では、
上記ワード線選択タイミング信号Ｘ０Ｂ〜Ｘ３Ｂに対応
して４組のスイッチＭＯＳＦＥＴを設け、上記ワード線
選択タイミング信号Ｘ０Ｂ〜Ｘ３Ｂと逆相の制御信号を
形成して単位デコーダ回路ＸＤＣＥ当たり４つのスイッ
チＭＯＳＦＥＴのスイッチ制御を行うものである。した
がって、この構成では、４組のスイッチＭＯＳＦＥＴに
対応して、ワード線選択タイミング信号Ｘ０Ｂ〜Ｘ３Ｂ
のように４本の制御信号がメモリマットの遠端側を走る
こととなりその分配線エリアが増大する。

【００２７】この実施例では、ワードクリア回路での消
費電流を低減させるために、マット選択信号を利用し
て、選択マットのみワードクリア回路を活性化する。す
なわち、同図の左側のメモリマットを選択するマット選
択信号１はアンドゲート回路Ｇ１を制御し、このゲート
回路Ｇ１を通して制御信号Ｒ２を供給する。このアンド
ゲート回路Ｇ１の出力信号は、マットの遠端側まで延長
され、遠端側で上記ナンドゲート回路Ｇ２とＧ３の制御
信号とされる。また、同図の右側のメモリマットを選択
するマット選択信号２はアンドゲート回路Ｇ４を制御
し、このゲート回路Ｇ４を通して制御信号Ｒ２を供給す
る。このアンドゲート回路Ｇ４の出力信号は、マットの
遠端側まで延長され、遠端側で上記同様なナンドゲート
回路Ｇ５とＧ６の制御信号とされる。これにより、マッ
ト選択信号１により左側のメモリマットの選択が行われ
るときには、アンドゲート回路Ｇ１の出力信号がハイレ
ベルになってナンドゲート回路Ｇ２，Ｇ３がゲートを開
くので上記同様なスイッチ制御を行う。

【００２８】これに対して、マット選択信号２により右
側のメモリマットのアンドゲート回路Ｇ４の出力信号が
ロウレベルとなり、アドレス信号ｘ０，ｘ０Ｂの変化に
無関係にゲート回路Ｇ５，Ｇ６の出力信号をハイレベル
に固定し、ワードクリアＭＯＳＦＥＴをオン状態にしワ
ード線を回路の接地電位に維持する。そして、信号Ｒ２
よって選択ワード線をロウレベルに引き抜くときもに選
択メモリマットに対応したワードクリア制御信号のみが
変化し、対応するスイッチＭＯＳＦＥＴがオン状態にな
って、選択ワード線を両端からロウレベルに引き抜く。
このときも、非選択マット側のワードクリア用ＭＯＳＦ
ＥＴの制御信号はハイレベルのまま維持する。この結
果、選択メモリマットに対応したワードクリア回路にお
いてのみ、スイッチＭＯＳＦＥＴのゲートが共通に接続
されることよって構成される容量性負荷に対してチャー
ジアップとディスチャージが行われる結果、ワードクリ
ア回路での消費電流を必要最小に抑えることができる。

【００２９】なお、ワードクリア回路の低消費電力化を
図る観点からは、ワードクリア回路の構成は、前記実施
例のようにワード線を奇数と偶数の２組に分けるものの
他、従来のワードクリア回路と同様に４組に分けて構成
するものであってもよい。この場合におていも、マット
選択信号を利用して選択メモリマットに設けられるワー
ドクリア回路のみを活性化させることにより、低消費電
力化が図られるものである。また、低消費電力化の観点
からはワードクリア回路を制御信号Ｒ２は、前記の実施
例のようなダミーＹＳ線を用いて形成された制御信号Ｒ
２Ｂを利用するものの他、従来のような遅延回路を用い
たタイミング発生回路により形成されたものであっても
よい。

【００３０】図５には、この発明に係るシェアードセン
スアンプの一実施例の回路図が示されている。単位のセ
ンスアンプＵＳＡは、センス活性化信号によりスイッチ
制御されるＰチャンネル型ＭＯＳＦＥＴＱ１と、Ｎチャ
ンネル型ＭＯＳＦＥＴＱ２により動作電圧が供給され
て、選択されたメモリマット側のビット線に現れた微小
信号の増幅を行う。この単位回路ＵＳＡは、入力と出力
とが互いに交差接続されたＣＭＯＳインバータ回路から
構成される。特に制限されないが、上記センスアンプを
活性化させるパワースイッチＭＯＳＦＥＴとしては、そ
のサイズが小さく形成されることによって電流制限を行
いつつ、比較的早いタイミングでオン状態にされる一対
のＭＯＳＦＥＴと、その増幅動作によってビット線の電
位が比較的大きくされた後にオン状態にされ、そのサイ
ズが比較的大きく形成されることによって大きな電流を
流すようにされた一対のＭＯＳＦＥＴとから構成されて
もよい。この構成では、増幅動作が２段階に分けられる
ことによって速やかにそして安定に微小電圧を増幅する
ことができる。

【００３１】上記単位回路ＵＳＡの入出力ノードには、
プリチャージＭＯＳＦＥＴＱ７〜Ｑ９が設けられる。Ｍ
ＯＳＦＥＴＱ７は、ビット対のハイレベルとロウレベル
とを短絡してＶＤＬ／２のハーフプリチャージ電圧ＨＶ
Ｃを形成する。ビット対が比較的長い時間非選択状態に
されると、リーク電流によってビット線対のプリチャー
ジ電位が変動する。そこで、スイッチＭＯＳＦＥＴＱ８
とＱ９により、上記リーク電流を補うよう小さい電流能
力を持つプリチャージ電源回路によりハーフプリチャー
ジ電圧ＨＶＣが供給される。上記単位回路ＵＳＡの入出
力ノードと左右のビット線対は、スイッチＭＯＳＦＥＴ
Ｑ３，Ｑ４及びＱ５，Ｑ６によって選択的に接続され
る。このスイッチＭＯＳＦＥＴの制御信号ＳＨＬとＳＨ
Ｒは、図６に示すようにハイレベルを昇圧電圧ＶＣＨと
し、ロウレベルを回路の接地電位０Ｖとするような２値
信号とする。すなわち、メモリアクセスが行われるアク
ティブ期間において、例えば左側のメモリマットが選択
されると、それに対応して制御信号ＳＨＬがハイレベル
を維持し、右側の非選択のメモリマット側の制御信号Ｓ
ＨＲがロウレベルにされる。そして、プリチャージ期間
に入ると非選択マット側の制御信号ＳＨＲは昇圧された
ハイレベルＶＣＨに戻される。

【００３２】この構成では、スイッチＭＯＳＦＥＴＱ
３，Ｑ４及びＱ５，Ｑ６がプリチャージ期間でも昇圧電
圧ＶＣＨのようなハイレベルであるから、オン状態での
コンダクタンスを大きくできる。これにより、ビット線
対のプリチャージを高速に行うことができる。なお、従
来のシェアードセンスアンプ方式において、メモリアク
セスが行われるアクティブ期間にのみ選択メモリマット
側に対応した制御信号のレベルをブートストラップ回路
で昇圧することが行われている。この構成では、プリチ
ャージ期間の制御信号は動作電圧に対応した低い電位で
あるから同じサイズのＭＯＳＦＥＴを用いた場合にはコ
ンダクタンスが小さく、プリチャージに要する時間が長
くなる。特に、この実施例のような大記憶容量化を図っ
たＲＡＭでは、ビット線対の間隔が狭く、スイッチＭＯ
ＳＦＥＴのサイズも必然的に小さく制限されるから上記
昇圧電圧ＶＣＨを制御信号のハイレベルとして用いると
いう簡単な構成により、高速化と高集積化を図ることが
できる。

【００３３】ＭＯＳＦＥＴのサイズを小さくすると、言
い換えるならば、チャンネル幅を狭くすると一定のサイ
ズ以下からしきい値電圧が増大するということが知られ
ている。それ故、ＭＯＳＦＥＴを用いて回路を設計する
ときには、素子サイズの限界をしきい電圧にチャンネル
幅依存性が現れる点を考慮して設計することが行われて
いた。しかしながら、上記のような大記憶容量化を図っ
たＲＡＭでは、いっそうの高集積化のために素子の微細
化が求められている。例えば、メモリマットのうち、ビ
ット線対のピッチには余裕がなく、上記プリチャージＭ
ＯＳＦＥＴＱ７〜Ｑ９やマット選択用ＭＯＳＦＥＴＱ３
〜Ｑ６のサイズの微細化が要求されている。そこで、本
願発明者にあっては、従来の素子サイズの限界を超えて
微細化したＭＯＳＦＥＴを用いることを考えた。しか
し、このようにすると、ＭＯＳＦＥＴのしきい値電圧が
チャンネル幅依存性によって高くされてしまう。その結
果、センスアンプによるビット線対のレベルの増幅動作
が遅くなったり、プリチャージに要する時間が長くな
る。

【００３４】そこで、上記のようにチャンネル幅を小さ
く設定したＭＯＳＦＥＴに対しては、イオン打ち込み技
術によりチャンネル表面の不純物濃度を調整して、チャ
ンネル幅依存性によるしきい値電圧の上昇を抑えて他の
比較的大きなサイズのＭＯＳＦＥＴとほぼ同様にしきい
値電圧を低くすることができる。例えばＮチャンネル型
ＭＯＳＦＥＴに対しては、Ｐ型不純物を導入して標準的
なしきい値電圧を持つＭＯＳＦＥＴを形成し、上記低し
きい値電圧化するＭＯＳＦＥＴには上記不純物を導入し
ないようにする。また、Ｐチャンネル型ＭＯＳＦＥＴに
対しては、Ｐ型不純物を導入して標準的なしきい値電圧
を持つＭＯＳＦＥＴを形成し、高しきい値電圧を持つＭ
ＯＳＦＥＴには上記不純物を導入しないようにする。こ
のように、チャンネル表面の不純物濃度の調整は種々の
実施形態を採ることができる。これにより、センスアン
プの周辺に設けられるプリチャージＭＯＳＦＥＴやビッ
ト線選択ＭＯＳＦＥＴの占める面積を小さく形成でき、
しかもそのしきい値電圧の増大が補償されるから、動作
速度が犠牲になることはない。これに伴い、単位のセン
スアンプを構成するＣＭＯＳラッチ回路を構成するＰチ
ャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴ
に振り向けられる面積が増大して高感度のセンスアンプ
を構成することができる。上記のようにチャンネル幅依
存性によって増大するＭＯＳＦＥＴのしきい値電圧を補
償する方法は、上記のようなプリチャージＭＯＳＦＥＴ
やビット線選択ＭＯＳＦＥＴの他、半導体集積回路に構
成されるＭＯＳＦＥＴに広く利用できるものである。

【００３５】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ダイナミック型メモリセルがマトリックス配置
されてなるメモリマットが複数個から構成されるメモリ
アレイ上を延長してＹ選択線を配置するとともに、この
Ｙ選択線と実質的にほぼ同じ配線材料でかつほぼ同じ長
さからなるダミー選択線を用いて遅延回路を構成してカ
ラムリセット信号を伝達させてワード線のリセットタイ
ミング信号を形成することにより、必要最小の時間マー
ジンの設定によりワードクリアが行えるからメモリサイ
クル時間を短くすること、言い換えるならば、メモリの
高速動作が実現できるという効果が得られる。 （２） 選択メモリマットに属するワードクリア回路の
みを動作させることより、ワードクリア回路の低消費電
力を実現できるという効果が得られる。 （３） ワードクリア回路として、Ｘ系の１ビットのア
ドレス信号により互いに隣接するように配置された奇数
アドレスが割り当てられたワード線と偶数アドレスが割
り当てられたワード線の２組に分けて回路の接地電位と
の間にスイッチＭＯＳＦＥＴを設けることにより、選択
ワード線による非選択ワード線の浮き上がりを防止しつ
つ、スイッチＭＯＳＦＥＴを制御する信号線の数を２本
に減らすことができるという効果が得られる。 （４） センスアンプの入出力ノードと一対からなるメ
モリマットのビット線との間を接続するスイッチＭＯＳ
ＦＥＴのゲートに供給される制御信号を回路の接地電位
のようなロウレベルと昇圧電圧のようなハイレベルにす
ることにり、プリチャージ動作の高速化が可能になると
いう効果が得られる。 （５） しきい値電圧がチャンネル幅依存性によって高
くされるＭＯＳＦＥＴに対して、イオン打ち込み技術に
よりチャンネル表面の不純物を調整してしきい値電圧の
上昇を補償することにより、動作速度を犠牲にすること
なく回路の高集積化が実現できるという効果が得られ
る。

【００３６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、ダミーＹＳ線はメモリアレイ上に形成されて
もよい。すなわち、メモリアレイの上をＹＳ線の半分の
距離を以て折り返すように形成してもよい。あるいは、
図７のＣＡＳ系の回路１４からＲＡＳ系の回路１１まで
の比較的長い距離を利用して配置するもの等種々の実施
形態を採ることができる。ＲＡＭ全体のレイアウトは、
前記図７に示したような構成を基本として、その周辺回
路の配置は種々の実施形態を採ることができる。この実
施例のような大記憶容量化を図ったＲＡＭの他、大規模
の論理ゲート回路やメモリ回路との組み合わせ等からな
る各種半導体集積回路装置に広く利用できるものであ
る。すなわち、以上の説明では主として本願発明者によ
ってなされた発明をその背景となった技術分野である大
規模のＤＲＡＭに適用した場合について説明したが、こ
れに限定されるものではなく、ＳＲＡＭやＲＯＭ等のよ
うな各種メモリ回路の他、そのようなメモリ回路や大規
模論理集積回路を含む半導体集積回路装置に広く利用で
きるものである。

【００３７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
がマトリックス配置されてなるメモリマットが複数個か
ら構成されるメモリアレイ上を延長してＹ選択線を配置
するとともに、このＹ選択線と実質的にほぼ同じ配線材
料でかつほぼ同じ長さからなるダミー選択線を用いて遅
延回路を構成してカラムリセット信号を伝達させてワー
ド線のリセットタイミング信号を形成することにより、
必要最小の時間マージンの設定によりワードクリアが行
えるからメモリサイクル時間を短くできる。選択メモリ
マットに属するワードクリア回路のみを動作させること
より低消費電力にできる。Ｘ系の１ビットのアドレス信
号により互いに隣接するように配置されるた奇数アドレ
スが割り当てられたワード線と偶数アドレスが割り当て
られたワード線の２組に分けて回路の接地電位との間に
スイッチＭＯＳＦＥＴからなるワードクリア回路を用い
ることより、選択ワード線による非選択ワード線の浮き
上がりを防止しつつ、スイッチＭＯＳＦＥＴを制御する
信号線の数を２本に減らすことができる。センスアンプ
の入出力ノードと一対からなるメモリマットのビット線
との間を接続するスイッチＭＯＳＦＥＴのゲートに供給
される制御信号を回路の接地電位のようなロウレベルと
昇圧電圧のようなハイレベルにすることによりプリチャ
ージ動作の高速化が可能になる。そして、しきい値電圧
がチャンネル幅依存性によって高くされるＭＯＳＦＥＴ
に対して、イオン打ち込み技術によりチャンネル表面の
不純物を調整してしきい値電圧の上昇を補償することに
より、動作速度を犠牲にすることなく回路の高集積化が
実現できる。

【図面の簡単な説明】

【図１】この発明が適用されたＲＡＭの一実施例の要部
ブロック図である。

【図２】Ｙ選択回路とワードクリア制御回路の一実施例
を示す回路図てある。

【図３】ワードクリア動作を説明するための波形図であ
る。

【図４】ワード線選択回路とワードクリア回路の一実施
例を示す回路図である。

【図５】この発明に係るシェアードセンスアンプの一実
施例を示す回路図である。

【図６】この発明に係るシェアードセンスアンプに対す
るマット選択動作を説明するための波形図である。

【図７】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【符号の説明】

1 …メモリマット、２…センスアンプ、３…Ｘデコー
ダ、４…マット制御信号発生回路、５…Ｙ選択回路、6
…ワードクリア回路、７…メインアンプ、８…内部降圧
回路（センスアンプ用）、９Ａ〜９Ｃ…入力パッドエリ
ア、１０…Ｘ系回路と、１１…ＲＡＳ系制御信号回路、
１２…ＷＥ系信号制御回路、１３…Ｙ系回路、１４…Ｃ
ＡＳ系制御信号回路、１５…テスト回路、１６…基準電
圧発生回路、１７…内部降圧回路、１８…基板電圧発生
回路、１９…データ出力バッファ回路、２０…データ入
力バッファ回路、２１…昇圧電圧発生回路、Ｇ１〜Ｇ６
…ゲート回路、ＵＳＡ…単位のセンスアンプ、ＸＤＥＣ
…単位のＸデコーダ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8225−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｍ (72)発明者 笠間 靖裕 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 大嶋 一義 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 高橋 継雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 山崎 隆 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 菅 進一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ダイナミック型メモリセルがマトリック
   ス配置されてなるメモリマットと、上記メモリマットが
   複数個から構成されるメモリアレイ上を延長して配置さ
   れるＹ選択線と、上記Ｙ選択線と実質的にほぼ同じ配線
   材料でかつほぼ同じ長さからなるダミー選択線を用いて
   遅延回路を構成してカラムリセット信号を伝達させてワ
   ード線のリセットタイミング信号を形成するメモリ回路
   を備えてなることを特徴とする半導体集積回路装置。
2. 【請求項２】 ワード線とビット線との交点にメモリセ
   ルがマトリックス配置されてなるメモリマットと、ワー
   ド線の選択動作のときには選択ワード線に隣接する非選
   択ワード線を回路の接地電位に固定するとともにワード
   線のクリア動作のときには選択ワード線を接地電位にク
   リアするワードクリア回路と、上記メモリマットが複数
   個設けられてなるメモリアレイとを含み、上記メモリア
   レイのうち選択メモリマットと非選択メモリマットが存
   在するようＸ系のアドレス割り当てを行うとともに、選
   択メモリマットに属するワードクリア回路のみを動作さ
   せるメモリ回路を備えてなることを特徴とする半導体集
   積回路装置。
3. 【請求項３】 Ｘ系の１ビットのアドレス信号により互
   いに隣接するように配置される奇数アドレスが割り当て
   られたワード線と偶数アドレスが割り当てられたワード
   線のそれぞれに対して共通に回路の接地電位との間に設
   けられた２組のスイッチＭＯＳＦＥＴから構成されるワ
   ードクリア回路を持つメモリ回路を備えてあることを特
   徴とする半導体集積回路装置。
4. 【請求項４】 請求項２のワードクリア回路は、Ｘ系の
   最下位ビットのアドレス信号により互いに隣接するよう
   に配置される奇数アドレスが割り当てられたワード線と
   偶数アドレスが割り当てられたワード線のそれぞれに対
   して共通に回路の接地電位との間に設けられた２組のス
   イッチＭＯＳＦＥＴから構成されるものであることを特
   徴とする半導体集積回路装置。
5. 【請求項５】 シェアードセンスアンプ方式のメモリブ
   ロックを持ち、センスアンプの入出力ノードと一対から
   なるメモリマットのビット線との間を接続するスイッチ
   ＭＯＳＦＥＴのゲートに供給される制御信号を回路の接
   地電位のようなロウレベルと昇圧電圧のようなハイレベ
   ルにしたメモリ回路を備えてなることを特徴とする半導
   体集積回路装置。
6. 【請求項６】 しきい値電圧がチャンネル幅依存性によ
   って高くされるＭＯＳＦＥＴに対して、イオン打ち込み
   技術によりチャンネル表面に不純物を導入してしきい値
   電圧の上昇を補償したＭＯＳＦＥＴを含むことを特徴と
   する半導体集積回路装置。
7. 【請求項７】 上記しきい値電圧の上昇が補償されたＭ
   ＯＳＦＥＴは、シェアードセンスアンプ方式のセンスア
   ンプと一対のメモリマットとの間のビット線を接続する
   スイッチＭＯＳＦＥＴ及び／又は上記ビット線に設けら
   れるプリチャージＭＯＳＦＥＴに用いられるものである
   ことを特徴とする請求項６の半導体集積回路装置。