JPH04243093A - 半導体メモリー回路 - Google Patents
半導体メモリー回路Info
- Publication number
- JPH04243093A JPH04243093A JP3003575A JP357591A JPH04243093A JP H04243093 A JPH04243093 A JP H04243093A JP 3003575 A JP3003575 A JP 3003575A JP 357591 A JP357591 A JP 357591A JP H04243093 A JPH04243093 A JP H04243093A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- memory
- memory circuit
- word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 230000004044 response Effects 0.000 claims description 6
- 238000001514 detection method Methods 0.000 abstract description 12
- 230000010354 integration Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリー回路に関
し、特に任意のワード深さを設定できる半導体メモリー
回路において最大ワード深さを越えるアドレス入力を検
出する手段に関する。
し、特に任意のワード深さを設定できる半導体メモリー
回路において最大ワード深さを越えるアドレス入力を検
出する手段に関する。
【０００２】
【従来の技術】従来に任意のワード深さを設定できるメ
モリー回路を図５に示す。
モリー回路を図５に示す。
【０００３】図５において、通常２のＮ乗以下のワード
深さのメモリー回路では、Ｎ本のアドレス信号を用いる
が、まずワード深さが８のメモリー回路を例に説明する
。
深さのメモリー回路では、Ｎ本のアドレス信号を用いる
が、まずワード深さが８のメモリー回路を例に説明する
。
【０００４】ワード深さ８は、２の３乗なので３本のア
ドレス信号を用いる。各々のワード深さを、アドレス入
力の０００［２］〜１１１［２］に割り当てることによ
り、８種類のデータを別々に記憶することができる。１
つのワード深さに対応する記憶素子は、ワード長さ数分
の組で構成される。
ドレス信号を用いる。各々のワード深さを、アドレス入
力の０００［２］〜１１１［２］に割り当てることによ
り、８種類のデータを別々に記憶することができる。１
つのワード深さに対応する記憶素子は、ワード長さ数分
の組で構成される。
【０００５】ワード深さが７または５であっても、３本
のアドレス信号を用い、それぞれ０００［２］〜１１０
［２］，０００［２］〜１００［２］に割り当てること
により、別々に記憶することができる。この場合、記憶
素子は７または５組である。
のアドレス信号を用い、それぞれ０００［２］〜１１０
［２］，０００［２］〜１００［２］に割り当てること
により、別々に記憶することができる。この場合、記憶
素子は７または５組である。
【０００６】すなわち、任意のワード深さＷに対し、Ｗ
≦２のＮ乗を満足するＮ本のアドレス信号を用いてＷ種
類の記憶素子を対応させている。
≦２のＮ乗を満足するＮ本のアドレス信号を用いてＷ種
類の記憶素子を対応させている。
【０００７】従来のメモリー回路で、特にワード深さＷ
が２の（Ｎ−１）乗＜Ｗ＜２のＮ乗の場合、アドレス入
力がワード深さＷを越えると、対応する記憶素子が無い
ために正常な動作ができない。そのため、メモリー回路
を制御する外部回路内に任意のワード深さＷを記憶する
回路を準備し、アドレス入力がワード深さＷを越えない
ような論理回路を用いていた。
が２の（Ｎ−１）乗＜Ｗ＜２のＮ乗の場合、アドレス入
力がワード深さＷを越えると、対応する記憶素子が無い
ために正常な動作ができない。そのため、メモリー回路
を制御する外部回路内に任意のワード深さＷを記憶する
回路を準備し、アドレス入力がワード深さＷを越えない
ような論理回路を用いていた。
【０００８】図５において、本メモリー回路は、所定の
ワード深さ方向１０とワード長さ方向１１等を有する記
憶素子群１と、記憶データの入出力回路２と、アドレス
バッファ３と、アドレスデコーダ４とを有し、アドレス
信号８，書き込みデータ６が入力され、読み出しデータ
７が出力される。ここで、アドレス信号８の入力が、ワ
ード深さを越えると、対応する記憶素子群１がない。
ワード深さ方向１０とワード長さ方向１１等を有する記
憶素子群１と、記憶データの入出力回路２と、アドレス
バッファ３と、アドレスデコーダ４とを有し、アドレス
信号８，書き込みデータ６が入力され、読み出しデータ
７が出力される。ここで、アドレス信号８の入力が、ワ
ード深さを越えると、対応する記憶素子群１がない。
【０００９】
【発明が解決しようとする課題】前述した従来の半導体
メモリー回路では、任意のワード深さＷを越えるアドレ
ス入力を検出するためには、外部回路内にワード深さＷ
の入力を記憶しておく必要があるので、メモリー回路を
制御する回路が複雑になる欠点がある。
メモリー回路では、任意のワード深さＷを越えるアドレ
ス入力を検出するためには、外部回路内にワード深さＷ
の入力を記憶しておく必要があるので、メモリー回路を
制御する回路が複雑になる欠点がある。
【００１０】この欠点は特に任意のワード深さを持つメ
モリー回路に組み込み、自己テスト回路を挿入する場合
、自己テスト回路のワード深さに対する任意性が損なわ
れることになり、任意のワード深さのメモリー回路に対
応した自動化への障害となる。
モリー回路に組み込み、自己テスト回路を挿入する場合
、自己テスト回路のワード深さに対する任意性が損なわ
れることになり、任意のワード深さのメモリー回路に対
応した自動化への障害となる。
【００１１】さらに複数のメモリー回路を同一のテスト
回路で試験するシステムにおいてもその構築が著しく困
難になる。
回路で試験するシステムにおいてもその構築が著しく困
難になる。
【００１２】本発明の目的は、前記諸問題を解決し、回
路を簡単なものとし、ワード深さに対する任意性が損な
われることもなく、試験も簡単に行えるようにした半導
体メモリー回路を提供することにある。
路を簡単なものとし、ワード深さに対する任意性が損な
われることもなく、試験も簡単に行えるようにした半導
体メモリー回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体メモリー
回路の構成は、複数のデータ線と、データ線に直交する
複数のアドレス線を持つメモリー回路に於て、アドレス
入力に応じて複数のアドレス線から所定のアドレス線だ
けを選択するアドレスデコーダ回路と、アドレス入力に
応じて選択されたアドレス線によって、データ線から選
択的に信号をやり取りする手段を持った記憶素子と、読
み出し期間においてデータ線に読み出された記憶素子の
記憶内容を検出する回路と、書き込み期間においてデー
タ線を介して記憶素子に書き込みデータを書き込む回路
と、アドレスデコーダで選択可能なアドレス数よりも少
ないアドレス数を持つメモリー回路構成においてアドレ
ス入力で指定されたアドレス数がメモリー回路のアドレ
ス数を越えたことを検出して出力する回路とを備えてい
ることを特徴とする。
回路の構成は、複数のデータ線と、データ線に直交する
複数のアドレス線を持つメモリー回路に於て、アドレス
入力に応じて複数のアドレス線から所定のアドレス線だ
けを選択するアドレスデコーダ回路と、アドレス入力に
応じて選択されたアドレス線によって、データ線から選
択的に信号をやり取りする手段を持った記憶素子と、読
み出し期間においてデータ線に読み出された記憶素子の
記憶内容を検出する回路と、書き込み期間においてデー
タ線を介して記憶素子に書き込みデータを書き込む回路
と、アドレスデコーダで選択可能なアドレス数よりも少
ないアドレス数を持つメモリー回路構成においてアドレ
ス入力で指定されたアドレス数がメモリー回路のアドレ
ス数を越えたことを検出して出力する回路とを備えてい
ることを特徴とする。
【００１４】
【実施例】図１は本発明の一実施例の半導体メモリー回
路を示すブロック図である。
路を示すブロック図である。
【００１５】図１において、本発明の一実施例の半導体
メモリー回路は、所定のワード深さ方向１０，長さ方向
１１を有する記憶素子群１と、記憶データの入出力回路
２と、アドレスバッファ３と、アドレスデコーダ４と、
過剰アドレス検出回路５と、過剰アドレス信号９の端子
とを備えている。
メモリー回路は、所定のワード深さ方向１０，長さ方向
１１を有する記憶素子群１と、記憶データの入出力回路
２と、アドレスバッファ３と、アドレスデコーダ４と、
過剰アドレス検出回路５と、過剰アドレス信号９の端子
とを備えている。
【００１６】図５と異なる部分は、最奥部分に過剰アド
レス検出回路５と過剰アドレス信号９の端子とを有する
点である。
レス検出回路５と過剰アドレス信号９の端子とを有する
点である。
【００１７】本実施例ではワード深さ方向１０を７、従
ってアドレス信号線は３本である。このメモリー回路の
レイアウトは、論理的なワード深さ方向１０を記憶素子
の物理的な位置方向に対応させる手法を用い、アドレス
デコーダ４もこのレイアウトが実現できる論理設計とな
っている。すなわち、最も深いワードに対応する記憶素
子を、図１の記憶素子の最上位部に配置している。
ってアドレス信号線は３本である。このメモリー回路の
レイアウトは、論理的なワード深さ方向１０を記憶素子
の物理的な位置方向に対応させる手法を用い、アドレス
デコーダ４もこのレイアウトが実現できる論理設計とな
っている。すなわち、最も深いワードに対応する記憶素
子を、図１の記憶素子の最上位部に配置している。
【００１８】本実施例では、この最上位記憶素子を選択
するアドレスデコーダ４の上に過剰アドレス検出回路５
を配置し、最大ワード深さを越えたアドレス入力（本実
施例の場合、１１１［２］）に対応して過剰アドレス検
出信号を出力する。
するアドレスデコーダ４の上に過剰アドレス検出回路５
を配置し、最大ワード深さを越えたアドレス入力（本実
施例の場合、１１１［２］）に対応して過剰アドレス検
出信号を出力する。
【００１９】図２は図１の過剰アドレス検出回路５の一
例を示す論理回路である。
例を示す論理回路である。
【００２０】図２において、本検出回路５は、アドレス
デコード線Ｒ（アドレス信号Ａ，Ｂ，Ｃ，及びそれらの
反転信号）を入力とするＡＮＤゲートとインバータとを
有し、過剰アドレス信号９の端子へ出力している。
デコード線Ｒ（アドレス信号Ａ，Ｂ，Ｃ，及びそれらの
反転信号）を入力とするＡＮＤゲートとインバータとを
有し、過剰アドレス信号９の端子へ出力している。
【００２１】過剰アドレス検出回路５の論理は、アドレ
スデコーダ４の論理をワード深さ方向１０に拡張するだ
けである。
スデコーダ４の論理をワード深さ方向１０に拡張するだ
けである。
【００２２】図１，図２で示した実施例は、特に任意の
ワードを持つメモリー回路の自動発生に適しており、従
来の自動ツールに対し、僅かなプログラム変更で対応し
ている。
ワードを持つメモリー回路の自動発生に適しており、従
来の自動ツールに対し、僅かなプログラム変更で対応し
ている。
【００２３】図３は本発明の他の実施例の半導体メモリ
ー回路を示すブロック図である。
ー回路を示すブロック図である。
【００２４】図３において、本実施例は、過剰アドレス
をアドレス入力そのものから検出する構成である。その
他の部分は、図１と同様である。
をアドレス入力そのものから検出する構成である。その
他の部分は、図１と同様である。
【００２５】図４は図３の過剰アドレス検出回路５の論
理回路例である。
理回路例である。
【００２６】図４において、アドレス信号８（Ａ，Ｂ，
Ｃ）が入力されるＡＮＤゲートとバッファとを有し、過
剰アドレス信号９に出力している。
Ｃ）が入力されるＡＮＤゲートとバッファとを有し、過
剰アドレス信号９に出力している。
【００２７】
【発明の効果】以上説明したように、本発明では、複数
のデータ線と、データ線に直交する複数のアドレス線を
持つメモリー回路に於て、アドレス入力に応じて複数の
アドレス線から所定のアドレス線だけを選択するアドレ
スデコーダ回路と、アドレス入力に応じて選択されたア
ドレス線によって、データ線から選択的に信号をやり取
りする手段を持った記憶素子と、読み出し期間において
データ線に読み出された記憶素子の記憶内容を検出する
回路と、書き込み期間においてデータ線を介して記憶素
子に書き込みデータを書き込む回路と、アドレスデコー
ダで選択可能なアドレス数よりも少ないアドレス数を持
つメモリー回路構成においてアドレス入力で指定された
アドレス数がメモリー回路のアドレス数を越えたことを
検出して出力する回路とを備えることにより、メモリー
回路を制御する外部回路内において最大ワード深さの入
力を記憶する回路を削減できると効果が得られ、また特
に最大ワード入力メモリー回路自身が出力するために複
数の異なるメモリー回路を同じアルゴリズムで制御する
システムにおいて、制御回路の共通化が可能となり、素
子数の低減（システム内で使用される記憶回路数分の１
）、高集積化に効果があり、特に組み込み自己テスト回
路を任意のワード深さのメモリー回路に挿入する際には
、従来設計する上で困難であったワード深さの任意性を
考慮せずにテスト回路を設計できるため、自動化への容
易性が向上するという効果がある。
のデータ線と、データ線に直交する複数のアドレス線を
持つメモリー回路に於て、アドレス入力に応じて複数の
アドレス線から所定のアドレス線だけを選択するアドレ
スデコーダ回路と、アドレス入力に応じて選択されたア
ドレス線によって、データ線から選択的に信号をやり取
りする手段を持った記憶素子と、読み出し期間において
データ線に読み出された記憶素子の記憶内容を検出する
回路と、書き込み期間においてデータ線を介して記憶素
子に書き込みデータを書き込む回路と、アドレスデコー
ダで選択可能なアドレス数よりも少ないアドレス数を持
つメモリー回路構成においてアドレス入力で指定された
アドレス数がメモリー回路のアドレス数を越えたことを
検出して出力する回路とを備えることにより、メモリー
回路を制御する外部回路内において最大ワード深さの入
力を記憶する回路を削減できると効果が得られ、また特
に最大ワード入力メモリー回路自身が出力するために複
数の異なるメモリー回路を同じアルゴリズムで制御する
システムにおいて、制御回路の共通化が可能となり、素
子数の低減（システム内で使用される記憶回路数分の１
）、高集積化に効果があり、特に組み込み自己テスト回
路を任意のワード深さのメモリー回路に挿入する際には
、従来設計する上で困難であったワード深さの任意性を
考慮せずにテスト回路を設計できるため、自動化への容
易性が向上するという効果がある。
【図１】本発明の一実施例の半導体メモリー回路を示す
ブロック図である。
ブロック図である。
【図２】図１の実施例の過剰アドレス検出回路部分を示
す回路図である。
す回路図である。
【図３】本発明の他の実施例の半導体メモリー回路を示
すブロック図である。
すブロック図である。
【図４】図３の実施例の過剰アドレス検出回路部分を示
す回路図である。
す回路図である。
【図５】従来のメモリー回路を示すブロック図である。
１ 記憶素子群
２ 記憶データの入出力回路
３ アドレスバッファ
４ アドレスデコーダ
５ 過剰アドレス検出回路
６ 書き込みデータ
７ 読み出しデータ
８ アドレス信号
９ 過剰アドレス信号
１０ ワード深さ方向
１１ ワード長さ方向
１２ アドレスデコード線
Claims (1)
- 【請求項１】 複数のデータ線と前記データ線と交差
する複数のアドレス線とを持つ半導体メモリー回路に於
て、アドレス入力に応じて前記複数のアドレス線から所
定のアドレス線だけを選択するアドレスデコーダと、前
記アドレス入力に応じて選択された前記アドレス線によ
って、前記データ線から選択的に信号をやり取りする手
段を持った記憶素子と、読み出し期間において前記デー
タ線に読み出された前記記憶素子の記憶内容を検出する
回路と、書き込み期間において前記データ線を介して前
記記憶素子に書き込みデータを書き込む回路とを備え、
前記アドレスデコーダで選択可能なアドレス数よりも少
ないアドレス数を持ち、前記アドレス数を、前記アドレ
ス入力で指定されたアドレス数が越えたことを検出して
出力する回路を持つことを特徴とする半導体メモリー回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003575A JPH04243093A (ja) | 1991-01-17 | 1991-01-17 | 半導体メモリー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003575A JPH04243093A (ja) | 1991-01-17 | 1991-01-17 | 半導体メモリー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04243093A true JPH04243093A (ja) | 1992-08-31 |
Family
ID=11561254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003575A Pending JPH04243093A (ja) | 1991-01-17 | 1991-01-17 | 半導体メモリー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04243093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320814B1 (en) | 1999-09-30 | 2001-11-20 | Fujitsu Limited | Semiconductor device |
-
1991
- 1991-01-17 JP JP3003575A patent/JPH04243093A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320814B1 (en) | 1999-09-30 | 2001-11-20 | Fujitsu Limited | Semiconductor device |
| KR100703638B1 (ko) * | 1999-09-30 | 2007-04-05 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
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