JPH04245331A - デジタル論理装置からマイクロプロセッサにデジタル指令実行の制御を移すための装置 - Google Patents

デジタル論理装置からマイクロプロセッサにデジタル指令実行の制御を移すための装置

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JPH04245331A
JPH04245331A JP3214226A JP21422691A JPH04245331A JP H04245331 A JPH04245331 A JP H04245331A JP 3214226 A JP3214226 A JP 3214226A JP 21422691 A JP21422691 A JP 21422691A JP H04245331 A JPH04245331 A JP H04245331A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、指令実行システム間に
おけるデジタル指令データの実行をスイッチするための
装置に関するものである。とりわけ、デジタル指令の実
行を専用の実行論理回路要素から汎用マイクロプロセッ
サにシフトするマイクロプロセッサ・テークオーバ・シ
ステムについて解説する。
【０００２】とりわけ、ＩＢＭ／３６０／３７０シリー
ズのプロセッサのような、ＯＥＭＩチャネル・アーキテ
クチャを用いた大規模計算機システムに関するデータ通
信の分野において、データ転送速度は、これらのチャネ
ルに関して指令実行を取り扱う速度が高速実行論理回路
を必要とするまでに高まってきた。マイクロコード実行
用のマイクロプロセッサには、専用論理回路に比べて多
種多様な指令を実行できるといった利点があるが、重大
な欠点もある。マイクロプロセッサは、チャネル・プロ
トコルに関するマイクロコードを解読し、実行すること
ができるが、その操作速度は、データ流れ全体の速度を
高速に保つ上で阻害要因となっている。
【０００３】実行速度の制約に加えて、チップ・スペー
スのオーバ・ヘッドが、結果得られる電子ハードウェア
の費用を増大させることになる。汎用のマイクロプロセ
ッサは、回路レイアウト及びパッケージングが複雑であ
り、ハードウェアのコストを増すことになる。
【０００４】こうした問題の一部は、指令の実行速度が
増し、必要とされる基板スペースの量が減少し、コンポ
ーネントのコストも低下する専用論理回路を用いること
によって解決することができる。しかしながら、これら
の専用論理チップは、本来、取り扱うように構成されて
いなかった新しい指令の導入に関して融通性に乏しい。
【０００５】
【発明が解決しようとする課題】本発明は、マイクロプ
ロセッサによる実行と専用論理回路による実行の両方の
利点が得られるようにしようとするものである。これに
よって、専用の論理実行回路を制作した時点では、もと
もと考慮されていなかった指令が、新しい定様式指令を
認識し、実行する融通性を備えたオン・ボード・マイク
ロプロセッサによって処理可能になる。大部分の指令に
ついては専用の論理回路に実行させることによって、高
速、低コスト、コンパクトという利点が保たれる。専用
論理回路では、認識できないか、あるいは、その実行シ
ーケンスの変更によって、ある指令の処理が行なえない
という場合には、オフ・チップ・プログラマブル・マイ
クロプロセッサが引き継ぐことになる。
【０００６】本発明の目的は、デジタル指令の実行を１
つ以上の実行装置に対して指示する装置を提供すること
にある。
【０００７】本発明のもう１つの目的は、専用の実行論
理回路によって、あるいは、マイクロプロセッサに実行
をシフトすることによってデジタル指令の実行を可能に
することにある。
【０００８】本発明のさらにもう１つの特定の目的は、
通常の実行論理回路からデジタル指令の実行を引き継ぎ
、汎用のオフ・チップ・マイクロプロセッサに実行をシ
フトする装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の以上の目的、及
び、その他の目的は、監視用マイクロプロセッサから受
け取る所定の判定基準に従って、入力デジタル指令の選
別を行なうことが可能な装置によって達成される。該装
置は、専用論理回路によって指令が実行される前に、そ
の指令を横取りし、汎用マイクロプロセッサに実行をシ
フトすることを可能ならしめるものである。こうして、
未知の指令を認識し、マイクロプロセッサに経路指定し
て、実行させることが可能になる。専用の実行論理回路
による実行を阻止すべき既知の指令についても、マイク
ロプロセッサにシフトして、その実行に関して判定を行
なわせることができる。
【００１０】望ましい実施例に従って本発明を実施する
ことにより、マイクロプロセッサが禁止すべき指令であ
ると指示しなかった解読指令だけを専用の実行論理回路
に通す、プログラマブル・フィルタが得られる。該禁止
指令が、プログラマブル・フィルタによって検出される
と、マイクロプロセッサに対する割込みが生じ、マイク
ロプロセッサがこの禁止指令を実行すべきであることを
伝える。専用回路による指令の実行を防ぐため、専用の
実行論理回路に適合する制御信号が加えられる。
【００１１】
【実施例】図を参照すると、専用の指令実行論理回路１
２を用いて、通常の動作条件で入力デジタル指令を実行
する回路が示されている。専用の指令実行論理回路には
、マイクロプロセッサに比べて実行速度が高速で、コス
トが低く、基板スペースが少なくてすむという利点があ
る。図に示すマイクロプロセッサ１３は、オフ・チップ
であり、入力デジタル指令の処理と関係のない他の機能
の実施に用いるのが有利である。例えば、マイクロプロ
セッサ１３を利用して、接続された大規模計算機システ
ム・チャネルともう１つのチャネルとの接続をチャネル
・アダプタを介して制御することができる。本実施例に
よれば、マイクロプロセッサ１３は、同一視される関連
特許出願に従って２つのチャネル・アダプタ間における
リンク経路割当てを実施する。従って、マイクロプロセ
ッサ１３は、ほとんど、入力指令の実行において補助的
な役割に終始する。
【００１２】通常の実行経路には、望ましい実施例の場
合、接続された大規模計算機システム・チャネルからチ
ャネル・アダプタを介して受信する指令とし得る、入力
指令を最初に受信する指令レジスタ１１が含まれている
。チャネル指令は、バス１６を介して指令解読回路１７
に加えられる。指令解読回路１７は、チャネル・インタ
ーフェイスを介して受信することが予測される指令数に
応じて、１〜Ｎの出力を生じることができる。未知の指
令として識別される、指令レジスタ１１において、未知
のアイデンティティを有するデジタル指令を検出したこ
とを表わす解読出力がある。この状況は、チャネル・ア
ダプタが、専用の指令実行論理回路１２の製造時には予
測されなかった、あるいは、考慮されなかった指令に関
して、後になって構成される場合に生じる可能性がある
。従って、指令実行論理回路１２によって実行できない
指令は、オフ・チップであって、標準バス１５によって
指令レジスタ１１、プログラマブル・フィルタ１９、及
び、専用の実行論理回路１２に接続された、より融通の
きく、プログラマブル・マイクロプロセッサ１３によっ
て処理しなければならない。
【００１３】専用の実行論理回路ではなく、マイクロプ
ロセッサ１３によって指令を実行しなければならなくな
る他の状況には、実行が変更された指令を後で阻止しよ
うとする場合がある。例えば、専用の指令実行論理回路
１２を製作する場合、特定の実行シーケンスを備える読
取り指令が考慮されていた可能性がある。後続のシステ
ム変更は、指令が、チャネル・アーキテクチャの変更ま
たはチャネル・アダプタ・アーキテクチャの変更に基づ
いて実行されるような形で変更することができる。従っ
て、こうした修正指令の実行には、専用の論理回路を用
いることができない。
【００１４】この状況に備えプログラマブル指令フィル
タ１９が設けられる。プログラマブル指令フィルタ１９
は、解読された指令を読取りして、専用の指令実行論理
回路１２が、これらの指令を実行しないようにすること
ができる。これは、マイクロプロセッサを介して、マイ
クロプロセッサ１３が実行することになる入力指令を識
別するようにプログラム可能なプログラマブル指令フィ
ルタ１９を設けることによって行なわれる。
【００１５】指令解読回路１７からの各解読出力は、従
って、マイクロプロセッサ１３から受け取るプリセット
指令と比較される。プログラマブル指令フィルタ１９に
は、その実行がマイクロプロセッサ１３にスイッチされ
ることになる、可能性のあるＮ個の指令のそれぞれを保
持するレジスタが含まれる。これらのプリセット指令も
、同様に、解読され、入力指令１〜Ｎと比較される。 図に概要が示されているように、これらのプリセット指
令の存在が検出されると、解読指令は、実行論理回路１
２ではなく、ＯＲゲート２０に対して経路指定される。 ＯＲゲート２０は、指令実行論理回路１２の停止入力１
２ａに対して、停止制御信号を加える。さらに、ＯＲゲ
ート２０は、割込みライン２１を介してマイクロプロセ
ッサ１３に割込みを行なう。
【００１６】いったんマイクロプロセッサ１３が、割込
みを認識し、図のマイクロプロセッサ・テーク・オーバ
回路からのものであることを識別すると、マイクロプロ
セッサ１３は、指令レジスタ１１から受信したデジタル
指令を読み取り、デジタル指令を実行する。この実行が
完了すると、マイクロプロセッサは、その付加Ｉ／Ｏポ
ートの１つを介して、指令実行論理回路の入力１２６を
使用可能にし、プログラマブル指令フィルタ１９におけ
る他のプリセット指令データによって、後続の禁止信号
がＯＲゲート２０を介して停止入力１２ａに加えられな
い限り、指令レジスタ１１から出される後続の指令が、
通常のやり方で処理されることになる。
【００１７】プログラマブル指令フィルタ１９は、マイ
クロプロセッサ１３が制御するチャネル・アダプタの初
期設定に応じてプリセットすることができる。さらに、
プログラマブル指令フィルタ１９に関する省略時設定を
行なうことができ、必要に応じて変更を施すことも可能
である。いったん設定されると、指令フィルタ１９が、
解読された指令信号を通すか、または、禁止し、規定の
指令と整合される。
【００１８】
【発明の効果】以上に示すように、実行速度の上昇及び
基板スペースとコンポーネント・スペースの節約を含む
、専用の指令実行論理回路の利点を可能ならしめるシス
テムが得られる。ただし、専用の指令実行論理回路の融
通性のなさは、前述の発明によって克服され、他のより
一般的な責務を果たすマイクロプロセッサが、こうした
指令の実行を引き継ぐことになる。
【図面の簡単な説明】
【図１】専用の実行論理回路とマイクロプロセッサのい
ずれかによって、デジタル指令を実行するためのシステ
ムを実現する装置を示す図である。
【符号の説明】
１１．指令レジスタ １２．専用の指令実行論理回路 １３．マイクロプロセッサ １５．標準バス １６．バス １７．指令解読回路 １９．プログラマブル・フィルタ ２０．ＯＲゲート

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】デジタル指令を受信する指令レジスタと、
    前記デジタル指令のそれぞれを識別する複数の信号を送
    り出す指令デコーダと、前記指令デコーダに接続されて
    、前記複数の信号を受信し、また、制御指令を受信して
    、前記複数の信号のうち禁止すべき１つ以上の信号を識
    別するプログラマブル・フィルタと、前記プログラマブ
    ル・フィルタに接続されて、前記複数の指令のうちの前
    記１つ以上の信号を除く全てを実行する実行論理回路か
    ら構成される、デジタル指令の選別装置。
  2. 【請求項２】前記複数の信号のうち前記１つ以上を禁止
    すべき場合、前記プログラマブル・フィルタが停止実行
    信号を前記実行論理回路に加えることを特徴とする、請
    求項１に記載のデジタル指令の選別装置。
  3. 【請求項３】前記１つのデジタル指令を受信するように
    接続され、また、前記プログラマブル・フィルタから前
    記複数の指令のうちの前記１つが禁止されていることを
    表わす信号を受信するように接続されており、前記１つ
    のデジタル指令を実行し、引続き、前記実行論理回路に
    対する再回指令を開始する監視用マイクロプロセッサが
    、さらに、含まれていることを特徴とする、請求項２に
    記載のデジタル指令の選別装置。
  4. 【請求項４】前記プログラマブル・フィルタから前記信
    号を受信するように接続され、また、前記指令デコーダ
    から前記指令レジスタが認識できない指令を受信したこ
    とを表わす信号を受信するように接続されていて、ある
    指令が前記マイクロプロセッサに対して禁止されている
    ことを表わす前記信号を出すＯＲ回路が、さらに、含ま
    れていることを特徴とする、請求項３に記載のデジタル
    指令の選別装置。
  5. 【請求項５】前記マイクロプロセッサが前記プログラマ
    ブル・フィルタに対して制御信号を送り出すことを特徴
    とする、請求項４に記載のデジタル指令の選別装置。
  6. 【請求項６】デジタル指令を受信する指令レジスタと、
    前記指令レジスタに接続されて、前記指令レジスタが受
    信した各指令を識別する信号を送り出すデコーダと、前
    記識別信号、及び、阻止すべきデジタル指令を表わすデ
    ジタル・コードを受信するように接続されて、前記信号
    の１つが、前記阻止すべき指令に該当する指令を受信し
    たことを表わすと、禁止信号を送り出すプログラマブル
    ・フィルタと、前記指令デコーダから前記識別信号を受
    信し、また、前記禁止信号を受信するように接続されて
    いて、阻止すべき前記指令の実行が禁止される実行論理
    回路と、前記指令レジスタ及び前記フィルタに接続され
    て、前記フィルタから送り出される禁止信号に応答して
    、阻止されたデジタル指令を実行し、前記指令の実行後
    、前記実行論理回路に対して再開指令を送り出すマイク
    ロプロセッサから構成される、デジタル論理装置からマ
    イクロプロセッサにデジタル指令実行の制御を移行する
    ための装置。
  7. 【請求項７】前記マイクロプロセッサが、前記デジタル
    ・コードを前記プログラマブル・フィルタに送るように
    接続されていることを特徴とする、請求項６に記載の制
    御移行装置。
  8. 【請求項８】前記指令レジスタにおいて未知の指令を受
    信したことを表わす信号を前記デコーダから受信するよ
    うに接続されており、前記マイクロプロセッサが前記指
    令レジスタにおいてデジタル指令を実行することになる
    旨の信号を前記マイクロプロセッサに送るＯＲゲートが
    、さらに含まれていることを特徴とする、請求項７に記
    載の装置。
JP3214226A 1990-08-31 1991-08-01 デジタル論理装置からマイクロプロセッサにデジタル指令実行の制御を移すための装置 Expired - Lifetime JPH07117896B2 (ja)

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US07/575,578 US5519873A (en) 1990-08-31 1990-08-31 Apparatus for switching digital command execution between a general purpose microprocessor and dedicted execution logic
US575578 2000-05-22

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JPH04245331A true JPH04245331A (ja) 1992-09-01
JPH07117896B2 JPH07117896B2 (ja) 1995-12-18

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