JPS5851353A - プログラム制御回路 - Google Patents
プログラム制御回路Info
- Publication number
- JPS5851353A JPS5851353A JP56149346A JP14934681A JPS5851353A JP S5851353 A JPS5851353 A JP S5851353A JP 56149346 A JP56149346 A JP 56149346A JP 14934681 A JP14934681 A JP 14934681A JP S5851353 A JPS5851353 A JP S5851353A
- Authority
- JP
- Japan
- Prior art keywords
- circuit element
- register
- additional function
- contents
- integrated logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a secondary processor, e.g. coprocessor
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積論理回路素子を用いた情報処理装置のプロ
グラム制御回路に関するものである。
グラム制御回路に関するものである。
従来、この種の装置を構成する場合、複数集積論理回路
素子間で独立な構成とし、それぞれの集積論理回路素子
が独立な制御回路を有し、それぞれが独立なタイミング
および処理のシーケンスで動作するため、複数素子の時
間的整合をとるためのタイミング余裕を必要とし、速度
低下を招くと共に、処理のシーケンスが固定しているこ
とにより、処理の途中でのデータの引渡しゃ処理シーケ
ンスの変更などによる機能修正などが行えない問題があ
った。
素子間で独立な構成とし、それぞれの集積論理回路素子
が独立な制御回路を有し、それぞれが独立なタイミング
および処理のシーケンスで動作するため、複数素子の時
間的整合をとるためのタイミング余裕を必要とし、速度
低下を招くと共に、処理のシーケンスが固定しているこ
とにより、処理の途中でのデータの引渡しゃ処理シーケ
ンスの変更などによる機能修正などが行えない問題があ
った。
本発明はこれらの欠点を除去するため、外部からマイク
ｏプログラム命令等の蓄積プログラム制御用命令を供給
して情報処理を行う集積論理回路素子に付加機能集積論
理回路素子を追加する場合、命令の一部を付加機能集積
論理回路素子に供給して動作させ、同期して複数回路を
働かせると共に、プログラム制御の融通性を利用して付
加機能の機能変更なども容易にしたものである。
ｏプログラム命令等の蓄積プログラム制御用命令を供給
して情報処理を行う集積論理回路素子に付加機能集積論
理回路素子を追加する場合、命令の一部を付加機能集積
論理回路素子に供給して動作させ、同期して複数回路を
働かせると共に、プログラム制御の融通性を利用して付
加機能の機能変更なども容易にしたものである。
図は本発明の実施例を示すものであり、■は王となる集
積論理回路素ｒ、■は付加した集積論理回路素子、Ｉ
ｉｆプログラム格納用のプログラムメモリ、】はプログ
ラムアドレスレジスタ、２はプログラムアドレスを＋１
する加算回路、３はプログラムアドレスを選択するセレ
クタ、４けプログラム実行用の命令レジスタ、５は命令
解読器、６は演算実行用レジスタ類、７は演算器、８，
９はデータバスへのデータ送出用制御ゲート、１０は命
令解読器、１１は演算器、１２はレジスタ類、１３゜１
４はデータバスへのデータ送出制御ゲートである。２０
は演算結果の判定器である。
積論理回路素ｒ、■は付加した集積論理回路素子、Ｉ
ｉｆプログラム格納用のプログラムメモリ、】はプログ
ラムアドレスレジスタ、２はプログラムアドレスを＋１
する加算回路、３はプログラムアドレスを選択するセレ
クタ、４けプログラム実行用の命令レジスタ、５は命令
解読器、６は演算実行用レジスタ類、７は演算器、８，
９はデータバスへのデータ送出用制御ゲート、１０は命
令解読器、１１は演算器、１２はレジスタ類、１３゜１
４はデータバスへのデータ送出制御ゲートである。２０
は演算結果の判定器である。
これの動作を説明するために従来の通常の処理装置とし
て動作させる場合をまず説明すると、この場合は、主と
なる回路は集積論理回路素子Ｉおよびプログラムメモリ
■の２個の組合せである。
て動作させる場合をまず説明すると、この場合は、主と
なる回路は集積論理回路素子Ｉおよびプログラムメモリ
■の２個の組合せである。
命令アドレスレジスタ１で指定されるアドレスの内容を
プログラムメモリ■から読み出し、その内容を命令レジ
スタ４に格納する。命令レジスタ４の内容に従って、命
令解読器５が集積論理回路素子Ｉ内の各回路に制御信号
を送出し、命令を実行スル。同時に＋１加算器２によっ
てアドレスレジスタ１のアドレスが＋１されるが、演舞
結果判定器２０の出力結果によって、セレクタ３が、次
命令のアドレスを＋１アドレスとするかジャンプアドレ
スとするかの選択を行う。このように逐時に命令が実行
される。次に付加機能集積論理回路素子■が接続された
本発明の場合の動作を説明する。
プログラムメモリ■から読み出し、その内容を命令レジ
スタ４に格納する。命令レジスタ４の内容に従って、命
令解読器５が集積論理回路素子Ｉ内の各回路に制御信号
を送出し、命令を実行スル。同時に＋１加算器２によっ
てアドレスレジスタ１のアドレスが＋１されるが、演舞
結果判定器２０の出力結果によって、セレクタ３が、次
命令のアドレスを＋１アドレスとするかジャンプアドレ
スとするかの選択を行う。このように逐時に命令が実行
される。次に付加機能集積論理回路素子■が接続された
本発明の場合の動作を説明する。
アドレスレジスタ１によって指定されるプログラムメモ
リ厘の内容が命令レジスタ４に供給されると同時にプロ
グラムメモＩＪ Ｉの出力の一部が付加機能集積論理回
路素子■にも供給され、この内容が解読器１０によって
解読され、演算器１１によってレジスタ１２の内容が実
行される。又、レジスタ６の内容が制御ゲート９．１４
を経由して演算器１１により演算される。又、この出力
は制御−ゲ−）’１３．８を経由して、レジスタ６に格
納される。この一連の動作は、同一命令によって同期し
て実行される。演算結果は、演算結果判定器２０で判定
する例を本例では示しているが、付加機能集積論理回路
素Ｆｌｌ内にも判定器を持ち、判定結果信号線を集積論
理回路素子１．［間で有する構成も可能である。
リ厘の内容が命令レジスタ４に供給されると同時にプロ
グラムメモＩＪ Ｉの出力の一部が付加機能集積論理回
路素子■にも供給され、この内容が解読器１０によって
解読され、演算器１１によってレジスタ１２の内容が実
行される。又、レジスタ６の内容が制御ゲート９．１４
を経由して演算器１１により演算される。又、この出力
は制御−ゲ−）’１３．８を経由して、レジスタ６に格
納される。この一連の動作は、同一命令によって同期し
て実行される。演算結果は、演算結果判定器２０で判定
する例を本例では示しているが、付加機能集積論理回路
素Ｆｌｌ内にも判定器を持ち、判定結果信号線を集積論
理回路素子１．［間で有する構成も可能である。
以上説明したように主となる集積論理回路素子に主な制
御回路を有するため付加機能集積論理回路素子には、制
御機能としては小規模の回路でよく、基本的な論理処理
を行う集積論理回路素子Ｉは、多くの応用への適用を考
慮した回路を組み込む必要がないため回路も簡単になる
。さらに、プログラムで同期させて、複数素子を動作さ
せるため、密度の高い結合が複数素子間で実現出来ると
共に、付加機能集積論理回路素子が、連続したプログラ
ム命令の実行によって処理が必要な程、論理的に複雑な
物に対しても、演算順序や、複数素子間の入出力データ
の時、系列的な変更も可能であり、この種の制御方式を
取る複数種の集積論理回路素子へも、同一付加機能集積
論理回路素子を融通性を持って適用出来る。
御回路を有するため付加機能集積論理回路素子には、制
御機能としては小規模の回路でよく、基本的な論理処理
を行う集積論理回路素子Ｉは、多くの応用への適用を考
慮した回路を組み込む必要がないため回路も簡単になる
。さらに、プログラムで同期させて、複数素子を動作さ
せるため、密度の高い結合が複数素子間で実現出来ると
共に、付加機能集積論理回路素子が、連続したプログラ
ム命令の実行によって処理が必要な程、論理的に複雑な
物に対しても、演算順序や、複数素子間の入出力データ
の時、系列的な変更も可能であり、この種の制御方式を
取る複数種の集積論理回路素子へも、同一付加機能集積
論理回路素子を融通性を持って適用出来る。
図面は本発明の実施例を示す図である。
■ ・・・・・・・・・主となる集積論理回路素子、
■・・・・・・・・・付加機能集積論理回路素子、 ■
・・・・・・・・・プログラムメモリ、 １−・・・・
・・・・プログラムアドレスレジスタ、 ２・・・・・
・・・・＋１加算器、 ３・・・・・・・・・セレクタ
、４ ・・・・・・・・・命令レジスタ、 ５・・・・
・・・・命令解読器、６・・・・・・・・・レジスタ類
、 ７・・・・・・・・・演算器、８．９ ・・・・・
・・・・ゲート、 ｌＯ・・・・・・・・・命令解読器
、１１・・・・・・・・・演ｑ器、 １２・・・・・・
・・レジスタ類、１３．１４・・・・・・・・・ゲート
、 １５・・・・・・・・命令レジスタ、２０・・・・
・・・・判定器。
■・・・・・・・・・付加機能集積論理回路素子、 ■
・・・・・・・・・プログラムメモリ、 １−・・・・
・・・・プログラムアドレスレジスタ、 ２・・・・・
・・・・＋１加算器、 ３・・・・・・・・・セレクタ
、４ ・・・・・・・・・命令レジスタ、 ５・・・・
・・・・命令解読器、６・・・・・・・・・レジスタ類
、 ７・・・・・・・・・演算器、８．９ ・・・・・
・・・・ゲート、 ｌＯ・・・・・・・・・命令解読器
、１１・・・・・・・・・演ｑ器、 １２・・・・・・
・・レジスタ類、１３．１４・・・・・・・・・ゲート
、 １５・・・・・・・・命令レジスタ、２０・・・・
・・・・判定器。
Claims (1)
- 外部から命令を供給される毎に、命令を実行するプログ
ラム制御の集積論理回路素子を用いた情報処理用回路構
成において、前記命令の一部を、前記集積論理回路素子
とは別に設けた集積論理回路素子にも供給し、前記集積
論理回路素子の内部回路と、前記別に設けた集積論理回
路素子の内部回路とを同期させて動作させることを特徴
きするプログラム制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149346A JPS5851353A (ja) | 1981-09-24 | 1981-09-24 | プログラム制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149346A JPS5851353A (ja) | 1981-09-24 | 1981-09-24 | プログラム制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851353A true JPS5851353A (ja) | 1983-03-26 |
Family
ID=15473105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149346A Pending JPS5851353A (ja) | 1981-09-24 | 1981-09-24 | プログラム制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851353A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118838A (ja) * | 1984-10-19 | 1986-06-06 | ハネイウエル・インフオメーシヨン・システムス・インコーポレーテツド | マイクロプログラム可能システム |
| JPS61141038A (ja) * | 1984-12-14 | 1986-06-28 | Nippon Telegr & Teleph Corp <Ntt> | マイクロプログラム制御処理装置 |
| JPS6292030A (ja) * | 1985-10-17 | 1987-04-27 | Fujitsu Ltd | 並列処理制御方式 |
| US7194602B2 (en) | 1998-03-11 | 2007-03-20 | Matsushita Electric Industrial Co., Ltd. | Data processor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147249A (ja) * | 1974-05-15 | 1975-11-26 | ||
| JPS5435654A (en) * | 1977-08-26 | 1979-03-15 | Hitachi Ltd | Information processing unit |
-
1981
- 1981-09-24 JP JP56149346A patent/JPS5851353A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147249A (ja) * | 1974-05-15 | 1975-11-26 | ||
| JPS5435654A (en) * | 1977-08-26 | 1979-03-15 | Hitachi Ltd | Information processing unit |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118838A (ja) * | 1984-10-19 | 1986-06-06 | ハネイウエル・インフオメーシヨン・システムス・インコーポレーテツド | マイクロプログラム可能システム |
| JPS61141038A (ja) * | 1984-12-14 | 1986-06-28 | Nippon Telegr & Teleph Corp <Ntt> | マイクロプログラム制御処理装置 |
| JPS6292030A (ja) * | 1985-10-17 | 1987-04-27 | Fujitsu Ltd | 並列処理制御方式 |
| US7194602B2 (en) | 1998-03-11 | 2007-03-20 | Matsushita Electric Industrial Co., Ltd. | Data processor |
| US7664934B2 (en) | 1998-03-11 | 2010-02-16 | Panasonic Corporation | Data processor decoding instruction formats using operand data |
| US7979676B2 (en) | 1998-03-11 | 2011-07-12 | Panasonic Corporation | Method for instructing a data processor to process data |
| US8443173B2 (en) | 1998-03-11 | 2013-05-14 | Panasonic Corporation | Method for instructing a data processor to process data |
| US8650386B2 (en) | 1998-03-11 | 2014-02-11 | Panasonic Corporation | Data processor including an operation unit to execute operations in parallel |
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