JPH04245334A - 情報処理装置の命令先読み制御方式 - Google Patents
情報処理装置の命令先読み制御方式Info
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- JPH04245334A JPH04245334A JP1055791A JP1055791A JPH04245334A JP H04245334 A JPH04245334 A JP H04245334A JP 1055791 A JP1055791 A JP 1055791A JP 1055791 A JP1055791 A JP 1055791A JP H04245334 A JPH04245334 A JP H04245334A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、分岐先連想メモリ（以
下、単に連想メモリという）を備えた情報処置装置の命
令先読み制御方式に関し、特にアドレスモードの切換を
行う分岐命令において、アドレスモードの誤った切換に
よる分岐先命令の読み出し防止が可能とされる情報処置
装置の命令先読み制御方式に適用して有効な技術に関す
る。
下、単に連想メモリという）を備えた情報処置装置の命
令先読み制御方式に関し、特にアドレスモードの切換を
行う分岐命令において、アドレスモードの誤った切換に
よる分岐先命令の読み出し防止が可能とされる情報処置
装置の命令先読み制御方式に適用して有効な技術に関す
る。
【０００２】
【従来の技術】従来、連想メモリを備えた情報処理装置
としては、たとえば特開昭５９−１７７６５３号公報な
どに記載されるように、分岐命令のアドレスと、この分
岐命令の分岐先アドレスとを対にして連想メモリに記憶
し、命令先読みアドレスとこの連想メモリに登録された
分岐命令アドレスとが一致することにより、連想メモリ
に登録された分岐先アドレスに分岐するものとして制御
されるものがある。
としては、たとえば特開昭５９−１７７６５３号公報な
どに記載されるように、分岐命令のアドレスと、この分
岐命令の分岐先アドレスとを対にして連想メモリに記憶
し、命令先読みアドレスとこの連想メモリに登録された
分岐命令アドレスとが一致することにより、連想メモリ
に登録された分岐先アドレスに分岐するものとして制御
されるものがある。
【０００３】たとえば、連想メモリが図４に示すように
、命令先読みアドレスまたは分岐命令アドレスを格納す
る命令アドレスレジスタ１と、分岐先アドレスを格納す
る分岐先アドレスレジスタ２と、命令アドレスおよび分
岐先アドレスをそれぞれＫＥＹ部とＤＡＴＡ部に保持し
、予測分岐命令アドレスおよび予測分岐先アドレスを送
出する連想記憶装置３と、命令アドレスと予測分岐命令
アドレスとを比較する命令アドレス比較器４と、命令ア
ドレスの一致が報告された時に予測分岐先アドレスを格
納する予測分岐先アドレスレジスタ５とから構成され、
予測分岐先アドレスレジスタ５のアドレスを用いて分岐
先命令の先読みを実行するようになっている。
、命令先読みアドレスまたは分岐命令アドレスを格納す
る命令アドレスレジスタ１と、分岐先アドレスを格納す
る分岐先アドレスレジスタ２と、命令アドレスおよび分
岐先アドレスをそれぞれＫＥＹ部とＤＡＴＡ部に保持し
、予測分岐命令アドレスおよび予測分岐先アドレスを送
出する連想記憶装置３と、命令アドレスと予測分岐命令
アドレスとを比較する命令アドレス比較器４と、命令ア
ドレスの一致が報告された時に予測分岐先アドレスを格
納する予測分岐先アドレスレジスタ５とから構成され、
予測分岐先アドレスレジスタ５のアドレスを用いて分岐
先命令の先読みを実行するようになっている。
【０００４】
【発明が解決しようとする課題】ところが、前記のよう
な従来技術においては、連想メモリにアドレスモードが
記憶されていないため、アドレスモードが切り換えられ
た場合に分岐先アドレスを誤ってしまい、このために正
しいアドレスによる命令の先読みをやり直さなければな
らないという問題がある。
な従来技術においては、連想メモリにアドレスモードが
記憶されていないため、アドレスモードが切り換えられ
た場合に分岐先アドレスを誤ってしまい、このために正
しいアドレスによる命令の先読みをやり直さなければな
らないという問題がある。
【０００５】その一例として、アドレスモードにより２
４ビットのアドレス空間と、３１ビットのアドレス空間
とを切り換える場合について図５により説明する。この
場合に、アドレスモードの値が“０”を示すときは、２
４ビットのアドレス空間（“００００００００”番地〜
“００ＦＦＦＦＦＦ”番地の空間幅）、アドレスモード
の値が“１”を示すときは、３１ビットのアドレス空間
（“００００００００”番地〜“７ＦＦＦＦＦＦＦ”番
地の空間幅）に切り換えられるものとする。
４ビットのアドレス空間と、３１ビットのアドレス空間
とを切り換える場合について図５により説明する。この
場合に、アドレスモードの値が“０”を示すときは、２
４ビットのアドレス空間（“００００００００”番地〜
“００ＦＦＦＦＦＦ”番地の空間幅）、アドレスモード
の値が“１”を示すときは、３１ビットのアドレス空間
（“００００００００”番地〜“７ＦＦＦＦＦＦＦ”番
地の空間幅）に切り換えられるものとする。
【０００６】たとえば、アドレスモード＝“０”のとき
は、“００ＦＦＦＦＦＦ”番地の次番地である“０００
０００００”番地にラップアラウンドされ、アドレスモ
ード＝“１”のときは、“００ＦＦＦＦＦＦ”番地の次
番地は“０１００００００”番地となり、“７ＦＦＦＦ
ＦＦＦ”番地の次番地である“００００００００”番地
にラップアラウンドされる。
は、“００ＦＦＦＦＦＦ”番地の次番地である“０００
０００００”番地にラップアラウンドされ、アドレスモ
ード＝“１”のときは、“００ＦＦＦＦＦＦ”番地の次
番地は“０１００００００”番地となり、“７ＦＦＦＦ
ＦＦＦ”番地の次番地である“００００００００”番地
にラップアラウンドされる。
【０００７】この時、連想メモリの予測による分岐先ア
ドレスが“００ＦＦＦＦＦＦ”番地であったとすると、
従来技術ではアドレスモードについての考慮がされてい
ないため、“００ＦＦＦＦＦＦ”番地の命令ｂの次に先
読みされる命令が“０１００００００”番地の命令ｃか
、または“００００００００”番地の命令ａかの判定が
できない。
ドレスが“００ＦＦＦＦＦＦ”番地であったとすると、
従来技術ではアドレスモードについての考慮がされてい
ないため、“００ＦＦＦＦＦＦ”番地の命令ｂの次に先
読みされる命令が“０１００００００”番地の命令ｃか
、または“００００００００”番地の命令ａかの判定が
できない。
【０００８】仮に、先読みを行う時点のアドレスモード
の値（“０”とする）を用い、命令ｂの次に“００００
００００”番地の命令ａが読み出されたとすると、先読
みの時点から先読みアドレスを予測された分岐命令が処
理されるまでの間に、アドレスモードが“１”に切り換
えられていたならば、予測による先読みのアドレスは誤
っていたことになり、正しいアドレスの“０１００００
００”番地により命令ｃの読み出しをやり直さなければ
ならない。
の値（“０”とする）を用い、命令ｂの次に“００００
００００”番地の命令ａが読み出されたとすると、先読
みの時点から先読みアドレスを予測された分岐命令が処
理されるまでの間に、アドレスモードが“１”に切り換
えられていたならば、予測による先読みのアドレスは誤
っていたことになり、正しいアドレスの“０１００００
００”番地により命令ｃの読み出しをやり直さなければ
ならない。
【０００９】従って、従来の命令先読み方式においては
、アドレスモードが切り換えられた場合に、再読み出し
により処理性能が低下するという問題がある。
、アドレスモードが切り換えられた場合に、再読み出し
により処理性能が低下するという問題がある。
【００１０】そこで、本発明の目的は、予測による分岐
先アドレスにより命令読み出しを行う際、アドレスモー
ドの切換による誤った分岐先アドレスの命令読み出しを
なくすことができる情報処理装置の命令先読み制御方式
を提供することにある。
先アドレスにより命令読み出しを行う際、アドレスモー
ドの切換による誤った分岐先アドレスの命令読み出しを
なくすことができる情報処理装置の命令先読み制御方式
を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１３】すなわち、本発明の情報処理装置の命令先
読み制御方式は、分岐命令のアドレスおよび該分岐命令
の分岐先アドレスとを記憶する分岐先連想メモリと、ア
ドレス空間幅であるアドレスモードの切換を行うアドレ
スモード切換手段とを備えた情報処理装置の命令先読み
制御方式であって、前記分岐先連想メモリに前記分岐先
アドレスとこの分岐先アドレスに対応するアドレスモー
ドとを対にして記憶し、命令先読みを行う場合に、前記
分岐先連想メモリから前記分岐先アドレスおよび前記ア
ドレスモードを読み出し、前記アドレスモードに対応し
た前記分岐先アドレスにより分岐先命令の読み出しを行
うものである。
読み制御方式は、分岐命令のアドレスおよび該分岐命令
の分岐先アドレスとを記憶する分岐先連想メモリと、ア
ドレス空間幅であるアドレスモードの切換を行うアドレ
スモード切換手段とを備えた情報処理装置の命令先読み
制御方式であって、前記分岐先連想メモリに前記分岐先
アドレスとこの分岐先アドレスに対応するアドレスモー
ドとを対にして記憶し、命令先読みを行う場合に、前記
分岐先連想メモリから前記分岐先アドレスおよび前記ア
ドレスモードを読み出し、前記アドレスモードに対応し
た前記分岐先アドレスにより分岐先命令の読み出しを行
うものである。
【００１４】
【作用】前記した情報処理装置の命令先読み制御方式に
よれば、命令先読みを行う場合に、分岐先連想メモリか
ら分岐先アドレスと、この分岐先アドレスに対応するア
ドレスモードとを読み出して分岐先命令の読み出しを行
うことにより、分岐命令の実行前にアドレス空間幅の切
換が行われた場合でも、予測分岐先アドレスで命令の先
読みを行う際に、その分岐先アドレス生成時のアドレス
モードを参照することができる。
よれば、命令先読みを行う場合に、分岐先連想メモリか
ら分岐先アドレスと、この分岐先アドレスに対応するア
ドレスモードとを読み出して分岐先命令の読み出しを行
うことにより、分岐命令の実行前にアドレス空間幅の切
換が行われた場合でも、予測分岐先アドレスで命令の先
読みを行う際に、その分岐先アドレス生成時のアドレス
モードを参照することができる。
【００１５】これにより、アドレスモードの切換による
誤ったアドレス空間での命令の先読みをなくすことがで
き、予測分岐先命令の読み出し誤りによる処理性能の低
下を防止することができる。
誤ったアドレス空間での命令の先読みをなくすことがで
き、予測分岐先命令の読み出し誤りによる処理性能の低
下を防止することができる。
【００１６】
【実施例】図１は本発明の情報処理装置の命令先読み制
御方式の一実施例である情報処理装置を示す全体構成図
、図２は本実施例の情報処理装置における連想メモリを
示す構成図、図３は本実施例の情報処理装置における命
令ユニットを示す構成図である。
御方式の一実施例である情報処理装置を示す全体構成図
、図２は本実施例の情報処理装置における連想メモリを
示す構成図、図３は本実施例の情報処理装置における命
令ユニットを示す構成図である。
【００１７】まず、図１により本実施例の情報処理装置
の構成を説明する。
の構成を説明する。
【００１８】本実施例の情報処理装置は、たとえば分岐
命令に対する連想メモリを備え、命令の先読みを行う情
報処置装置とされ、分岐命令の分岐先情報を記憶する連
想メモリ（分岐先連想メモリ）１０と、命令の先読み・
解読を行う命令ユニット２０と、命令を実行する演算ユ
ニット４０と、命令およびデータを格納する主メモリ５
０とから構成され、主に信号線１０１〜１０６によって
信号の転送が行われる。
命令に対する連想メモリを備え、命令の先読みを行う情
報処置装置とされ、分岐命令の分岐先情報を記憶する連
想メモリ（分岐先連想メモリ）１０と、命令の先読み・
解読を行う命令ユニット２０と、命令を実行する演算ユ
ニット４０と、命令およびデータを格納する主メモリ５
０とから構成され、主に信号線１０１〜１０６によって
信号の転送が行われる。
【００１９】連想メモリ１０は、たとえば図２に示すよ
うに、命令アドレスレジスタ１１、分岐先アドレスレジ
スタ１２、連想記憶装置１３、命令アドレス比較器１４
および予測分岐先アドレスレジスタ１５の従来の構成に
加えて、さらに本発明の特徴であるアドレスモードレジ
スタ１６および予測アドレスモードレジスタ１７が追加
され、従来の分岐命令の命令アドレスおよび分岐先アド
レスに、アドレスモードを追加した情報を記憶するもの
である。そして、命令アドレスは連想記憶装置１３のＫ
ＥＹ部に記憶され、分岐先アドレスおよびアドレスモー
ドはＤＡＴＡ部に記憶される。
うに、命令アドレスレジスタ１１、分岐先アドレスレジ
スタ１２、連想記憶装置１３、命令アドレス比較器１４
および予測分岐先アドレスレジスタ１５の従来の構成に
加えて、さらに本発明の特徴であるアドレスモードレジ
スタ１６および予測アドレスモードレジスタ１７が追加
され、従来の分岐命令の命令アドレスおよび分岐先アド
レスに、アドレスモードを追加した情報を記憶するもの
である。そして、命令アドレスは連想記憶装置１３のＫ
ＥＹ部に記憶され、分岐先アドレスおよびアドレスモー
ドはＤＡＴＡ部に記憶される。
【００２０】命令アドレスレジスタ１１は、命令ユニッ
ト２０よりＩＣ（Ｉｎｓｔｒｕｃｔｉｏｎ Ｃｏｕｎｔ
）の信号線１０１を介して命令先読みアドレス、または
書き込み時の分岐命令アドレスを受け、信号線２０１，
２０２を介してそのアドレスを連想記憶装置１３に送出
する。
ト２０よりＩＣ（Ｉｎｓｔｒｕｃｔｉｏｎ Ｃｏｕｎｔ
）の信号線１０１を介して命令先読みアドレス、または
書き込み時の分岐命令アドレスを受け、信号線２０１，
２０２を介してそのアドレスを連想記憶装置１３に送出
する。
【００２１】分岐先アドレスレジスタ１２は、連想記憶
装置１３に書き込み時の分岐先アドレスを受けるレジス
タであり、命令ユニット２０よりＡＤＤＲ（Ａｄｄｒｅ
ｓｓ）の信号線１０５を介して分岐先アドレスを受け、
信号線２０４を介して分岐先アドレスを連想記憶装置１
３に送出する。
装置１３に書き込み時の分岐先アドレスを受けるレジス
タであり、命令ユニット２０よりＡＤＤＲ（Ａｄｄｒｅ
ｓｓ）の信号線１０５を介して分岐先アドレスを受け、
信号線２０４を介して分岐先アドレスを連想記憶装置１
３に送出する。
【００２２】連想記憶装置１３は、命令アドレスレジス
タ１１より信号線２０２を介して送出される命令アドレ
スの一部を索引アドレスとして、命令アドレスレジスタ
１１より信号線２０１を介して送出される命令アドレス
、分岐先アドレスレジスタ１２より信号線２０４を介し
て送出される分岐先アドレス、およびアドレスモードレ
ジスタ１６より信号線２０３を介して送出されるアドレ
スモード情報をそれぞれＫＥＹ部とＤＡＴＡ部に保持し
、信号線２０５を介して予測分岐命令アドレスを命令ア
ドレス比較器１４に、信号線２０７を介して予測分岐先
アドレスを予測分岐先アドレスレジスタ１５に、および
信号線２０６を介して予測アドレスモード情報を予測ア
ドレスモードレジスタ１７に送出する。
タ１１より信号線２０２を介して送出される命令アドレ
スの一部を索引アドレスとして、命令アドレスレジスタ
１１より信号線２０１を介して送出される命令アドレス
、分岐先アドレスレジスタ１２より信号線２０４を介し
て送出される分岐先アドレス、およびアドレスモードレ
ジスタ１６より信号線２０３を介して送出されるアドレ
スモード情報をそれぞれＫＥＹ部とＤＡＴＡ部に保持し
、信号線２０５を介して予測分岐命令アドレスを命令ア
ドレス比較器１４に、信号線２０７を介して予測分岐先
アドレスを予測分岐先アドレスレジスタ１５に、および
信号線２０６を介して予測アドレスモード情報を予測ア
ドレスモードレジスタ１７に送出する。
【００２３】命令アドレス比較器１４は、命令アドレス
レジスタ１１より信号線２０１を介して送出される命令
アドレスと、連想記憶装置１３より信号線２０５を介し
て読み出された予測分岐命令アドレスとを比較し、その
結果を信号線２０８を介して予測分岐先アドレスレジス
タ１５および予測アドレスモードレジスタ１７に送出す
る。
レジスタ１１より信号線２０１を介して送出される命令
アドレスと、連想記憶装置１３より信号線２０５を介し
て読み出された予測分岐命令アドレスとを比較し、その
結果を信号線２０８を介して予測分岐先アドレスレジス
タ１５および予測アドレスモードレジスタ１７に送出す
る。
【００２４】予測分岐先アドレスレジスタ１５は、信号
線２０８を介して命令アドレス比較器１４による命令ア
ドレスの一致が報告されると、連想記憶装置１３より読
み出された予測分岐先アドレスを受け、ＰＴＡ（Ｐｒｅ
ｄｉｃｔ Ｔａｒｇｅｔ Ａｄｄｒｅｓｓ）の信号線１
０３を介して命令ユニット２０に送出する。
線２０８を介して命令アドレス比較器１４による命令ア
ドレスの一致が報告されると、連想記憶装置１３より読
み出された予測分岐先アドレスを受け、ＰＴＡ（Ｐｒｅ
ｄｉｃｔ Ｔａｒｇｅｔ Ａｄｄｒｅｓｓ）の信号線１
０３を介して命令ユニット２０に送出する。
【００２５】アドレスモードレジスタ１６は、連想記憶
装置１３に書き込み時のアドレスモード情報を受けるレ
ジスタであり、命令ユニット２０よりＡＭ（Ａｄｄｒｅ
ｓｓ Ｍｏｄｅ）の信号線１０４を介してアドレスモー
ド情報を受け、信号線２０３を介してアドレスモード情
報を連想記憶装置１３に送出する。
装置１３に書き込み時のアドレスモード情報を受けるレ
ジスタであり、命令ユニット２０よりＡＭ（Ａｄｄｒｅ
ｓｓ Ｍｏｄｅ）の信号線１０４を介してアドレスモー
ド情報を受け、信号線２０３を介してアドレスモード情
報を連想記憶装置１３に送出する。
【００２６】予測アドレスモードレジスタ１７は、信号
線２０８を介して命令アドレス比較器１４による命令ア
ドレスの一致が報告されると、連想記憶装置１３より読
み出された予測アドレスモード情報を受け、ＰＡＭ（Ｐ
ｒｅｄｉｃｔ Ａｄｄｒｅｓｓ Ｍｏｄｅ）の信号線１
０２を介して命令ユニット２０に送出する。
線２０８を介して命令アドレス比較器１４による命令ア
ドレスの一致が報告されると、連想記憶装置１３より読
み出された予測アドレスモード情報を受け、ＰＡＭ（Ｐ
ｒｅｄｉｃｔ Ａｄｄｒｅｓｓ Ｍｏｄｅ）の信号線１
０２を介して命令ユニット２０に送出する。
【００２７】命令ユニット２０は、たとえば図３に示す
ように、先読みした命令列を一時格納する命令バッファ
レジスタ２１，２２、命令語を切り出すアライナ２３、
命令語の命令アドレスを記憶する命令カウンタ２４、命
令語を記憶する命令レジスタ２５、命令アドレスに４を
加える加算器２６、命令語を解読する解読器２７、アド
レスを計算するアドレス計算器２８、アドレスをアドレ
スモード情報によりアドレッシングするアドレッシング
回路２９、アドレスモードとアドレスをそれぞれ対にし
て比較する比較器３０、予測分岐先アドレスを予測アド
レスモード情報によりアドレッシングするアドレッシン
グ回路３１、および２つのアドレスから一方をセレクト
するアドレスセレクト回路３２に加えて、本発明の特徴
であるアドレス空間の大きさを決定するアドレスモード
設定レジスタ（アドレスモード切換手段）３３が追加さ
れた構成となっている。
ように、先読みした命令列を一時格納する命令バッファ
レジスタ２１，２２、命令語を切り出すアライナ２３、
命令語の命令アドレスを記憶する命令カウンタ２４、命
令語を記憶する命令レジスタ２５、命令アドレスに４を
加える加算器２６、命令語を解読する解読器２７、アド
レスを計算するアドレス計算器２８、アドレスをアドレ
スモード情報によりアドレッシングするアドレッシング
回路２９、アドレスモードとアドレスをそれぞれ対にし
て比較する比較器３０、予測分岐先アドレスを予測アド
レスモード情報によりアドレッシングするアドレッシン
グ回路３１、および２つのアドレスから一方をセレクト
するアドレスセレクト回路３２に加えて、本発明の特徴
であるアドレス空間の大きさを決定するアドレスモード
設定レジスタ（アドレスモード切換手段）３３が追加さ
れた構成となっている。
【００２８】そして、命令バッファレジスタ２１，２２
には、主メモリ５０からのＩＤＡＴＡ（Ｉｎｓｔｒｕｃ
ｔｉｏｎ Ｄａｔａ）の信号線１０６が入力されており
、主メモリ５０から命令列が転送されてくるとその命令
列を格納する。この場合に、命令バッファレジスタ２１
，２２の２つがあるが、通常は片方のたとえば命令バッ
ファレジスタ２１が使用されており、分岐命令が出現す
るとその分岐先の命令列が他方の命令バッファレジスタ
２２に格納され、それ以降の命令列は次の分岐命令が出
現するまで命令バッファレジスタ２２に格納される。
には、主メモリ５０からのＩＤＡＴＡ（Ｉｎｓｔｒｕｃ
ｔｉｏｎ Ｄａｔａ）の信号線１０６が入力されており
、主メモリ５０から命令列が転送されてくるとその命令
列を格納する。この場合に、命令バッファレジスタ２１
，２２の２つがあるが、通常は片方のたとえば命令バッ
ファレジスタ２１が使用されており、分岐命令が出現す
るとその分岐先の命令列が他方の命令バッファレジスタ
２２に格納され、それ以降の命令列は次の分岐命令が出
現するまで命令バッファレジスタ２２に格納される。
【００２９】さらに、命令レジスタ２５の命令が解読さ
れると、次の命令が命令バッファレジスタ２１，２２よ
りアライナ２３を介して取り出され、新たに命令レジス
タ２５にセットされる。
れると、次の命令が命令バッファレジスタ２１，２２よ
りアライナ２３を介して取り出され、新たに命令レジス
タ２５にセットされる。
【００３０】また、命令カウンタ２４には、現在命令レ
ジスタ２５にある命令語の命令アドレスが記憶されてい
るので、その値に４（１命令語のバイト長に相当する）
を加えた値が次の命令語の命令アドレスとなる。そして
、アライナ２３は、命令カウンタ２４の値が出力される
信号線３０５を用いて次の命令語を取り出す。この場合
に、命令カウンタ２４から出力されたアドレスは加算器
２６で＋４づつ増加されて、命令レジスタ２５に次の命
令語が記憶されるときに命令カウンタ２４に記憶され、
同時にＩＣの信号線１０１を介して連想メモリ１０に出
力される。
ジスタ２５にある命令語の命令アドレスが記憶されてい
るので、その値に４（１命令語のバイト長に相当する）
を加えた値が次の命令語の命令アドレスとなる。そして
、アライナ２３は、命令カウンタ２４の値が出力される
信号線３０５を用いて次の命令語を取り出す。この場合
に、命令カウンタ２４から出力されたアドレスは加算器
２６で＋４づつ増加されて、命令レジスタ２５に次の命
令語が記憶されるときに命令カウンタ２４に記憶され、
同時にＩＣの信号線１０１を介して連想メモリ１０に出
力される。
【００３１】さらに、命令レジスタ５中の命令語の参照
するアドレスはアドレス計算器２８で生成され、信号線
３０４を用いてアドレッシング回路２９に送られ、アド
レッシングされる。その後、アドレスセレクト回路３２
に送られ、ＡＤＤＲの信号線１０５を介して連想メモリ
１０および主メモリ５０に出力される。
するアドレスはアドレス計算器２８で生成され、信号線
３０４を用いてアドレッシング回路２９に送られ、アド
レッシングされる。その後、アドレスセレクト回路３２
に送られ、ＡＤＤＲの信号線１０５を介して連想メモリ
１０および主メモリ５０に出力される。
【００３２】一方、アドレスモード設定レジスタ３３に
は、実行中の命令列の存在するアドレス空間幅を示す情
報が常に格納されている。そして、このアドレスモード
設定レジスタ３３の内容が書き換えられると、アドレス
空間の大きさの切換が起こり、ＡＭの信号線１０４を介
して連想メモリ１０に出力される。
は、実行中の命令列の存在するアドレス空間幅を示す情
報が常に格納されている。そして、このアドレスモード
設定レジスタ３３の内容が書き換えられると、アドレス
空間の大きさの切換が起こり、ＡＭの信号線１０４を介
して連想メモリ１０に出力される。
【００３３】演算ユニット４０は、従来と同様に構成と
され、命令ユニット２０および主メモリ５０に接続され
、主メモリ５０に格納されているデータを命令ユニット
２０の指示により読み出して命令を実行するものである
。
され、命令ユニット２０および主メモリ５０に接続され
、主メモリ５０に格納されているデータを命令ユニット
２０の指示により読み出して命令を実行するものである
。
【００３４】主メモリ５０は、従来と同様の構成とされ
、命令ユニット２０および演算ユニット４０に接続され
、命令およびデータを格納するものである。
、命令ユニット２０および演算ユニット４０に接続され
、命令およびデータを格納するものである。
【００３５】次に、本実施例の作用について説明する。
【００３６】本実施例の命令先読み制御方式は、大きく
分けて前動作である予測読み出し動作と、本動作である
本読み出しおよび予測アドレス照合動作との２つの動作
によって実行される。
分けて前動作である予測読み出し動作と、本動作である
本読み出しおよび予測アドレス照合動作との２つの動作
によって実行される。
【００３７】始めに、前動作の予測読み出し動作につい
て説明する。
て説明する。
【００３８】まず、命令ユニット２０における命令の解
読に先立って、連想記憶装置１３を命令アドレスで探索
する。この場合に、それを含む語が存在するときには、
その語の中の分岐先アドレスとアドレスモード情報とを
それぞれＰＡＭ、ＰＴＡの信号線１０２，１０３を介し
て命令ユニット２０に送る。
読に先立って、連想記憶装置１３を命令アドレスで探索
する。この場合に、それを含む語が存在するときには、
その語の中の分岐先アドレスとアドレスモード情報とを
それぞれＰＡＭ、ＰＴＡの信号線１０２，１０３を介し
て命令ユニット２０に送る。
【００３９】さらに、命令ユニット２０では、その送ら
れた分岐先アドレスをアドレスモード情報によりアドレ
ッシングを行い、ＡＤＤＲの信号線１０５を介して主メ
モリ５０に送り、分岐先命令列の主メモリ５０からの読
み出しを行う。この場合に、分岐先命令列は、主メモリ
５０からＩＤＡＴＡの信号線１０６を介して命令ユニッ
ト２０に入力される。
れた分岐先アドレスをアドレスモード情報によりアドレ
ッシングを行い、ＡＤＤＲの信号線１０５を介して主メ
モリ５０に送り、分岐先命令列の主メモリ５０からの読
み出しを行う。この場合に、分岐先命令列は、主メモリ
５０からＩＤＡＴＡの信号線１０６を介して命令ユニッ
ト２０に入力される。
【００４０】続いて、本動作である先読み出しおよび予
測アドレス照合動作について説明する。
測アドレス照合動作について説明する。
【００４１】まず、命令ユニット２０において分岐先命
令が解読されると、その分岐先の命令語のアドレスを求
め、アドレスモードによるアドレッシングを行いＡＤＤ
Ｒの信号線１０５を介して主メモリ５０へ送る。そして
、分岐先命令列を主メモリ５０からＩＤＡＴＡの信号線
１０６を介して読み出す。
令が解読されると、その分岐先の命令語のアドレスを求
め、アドレスモードによるアドレッシングを行いＡＤＤ
Ｒの信号線１０５を介して主メモリ５０へ送る。そして
、分岐先命令列を主メモリ５０からＩＤＡＴＡの信号線
１０６を介して読み出す。
【００４２】この場合に、本動作での分岐先命令列の読
み出しは、本動作での分岐先命令アドレスおよびアドレ
スモード情報と、前動作での予測分岐先アドレスおよび
予測アドレスモード情報とを比較し、比較が一致したと
きには行われない。また、比較が不一致のときには、本
動作での分岐先命令列の読み出しが行われるとともに連
想メモリ１０の書換えを行う。
み出しは、本動作での分岐先命令アドレスおよびアドレ
スモード情報と、前動作での予測分岐先アドレスおよび
予測アドレスモード情報とを比較し、比較が一致したと
きには行われない。また、比較が不一致のときには、本
動作での分岐先命令列の読み出しが行われるとともに連
想メモリ１０の書換えを行う。
【００４３】次に、予測読み出し動作を詳しく説明する
。
。
【００４４】まず、命令の先読みで主メモリ５０から命
令列を読み出す。この時、命令アドレスがＩＣの信号線
１０１を介して連想メモリ１０に転送される。そして、
ＩＣの信号線１０１上の値が命令アドレスレジスタ１１
に記憶され、その後命令アドレスレジスタ１１に記憶さ
れている命令アドレスの一致を、信号線２０２を介して
連想記憶装置１３へ送出する。
令列を読み出す。この時、命令アドレスがＩＣの信号線
１０１を介して連想メモリ１０に転送される。そして、
ＩＣの信号線１０１上の値が命令アドレスレジスタ１１
に記憶され、その後命令アドレスレジスタ１１に記憶さ
れている命令アドレスの一致を、信号線２０２を介して
連想記憶装置１３へ送出する。
【００４５】さらに、このアドレスで連想記憶装置１３
を検索し、対応するＫＥＹ部に記憶された分岐命令のア
ドレスと、ＤＡＴＡ部に記憶された分岐先アドレスおよ
びアドレスモード情報とを読み出す。そして、命令アド
レスレジスタ１１より信号線２０１を介して送出された
命令アドレスと、ＫＥＹ部より読み出された分岐命令の
アドレスとを命令アドレス比較器１４で比較し、一致し
た場合に分岐先の予測が成立する。
を検索し、対応するＫＥＹ部に記憶された分岐命令のア
ドレスと、ＤＡＴＡ部に記憶された分岐先アドレスおよ
びアドレスモード情報とを読み出す。そして、命令アド
レスレジスタ１１より信号線２０１を介して送出された
命令アドレスと、ＫＥＹ部より読み出された分岐命令の
アドレスとを命令アドレス比較器１４で比較し、一致し
た場合に分岐先の予測が成立する。
【００４６】その後、予測が成立すると、ＤＡＴＡ部よ
り読み出された分岐先アドレスとアドレスモード情報と
をそれぞれ予測分岐先アドレスレジスタ１５、予測アド
レスモードレジスタ１７にセットし、ＰＴＡの信号線１
０３とＰＡＭの信号線１０２を介して命令ユニット２０
へ送出する。
り読み出された分岐先アドレスとアドレスモード情報と
をそれぞれ予測分岐先アドレスレジスタ１５、予測アド
レスモードレジスタ１７にセットし、ＰＴＡの信号線１
０３とＰＡＭの信号線１０２を介して命令ユニット２０
へ送出する。
【００４７】さらに、命令ユニット２０に入力された予
測分岐先アドレスは、アドレッシング回路３１で同時入
力された予測アドレスモード情報によりアドレッシング
される。そして、アドレッシングされた予測分岐先アド
レスは、信号線３０７を介しアドレスセレクト回路３２
でセレクトされ、ＡＤＤＲの信号線１０５を介して主メ
モリ５０に送られる。
測分岐先アドレスは、アドレッシング回路３１で同時入
力された予測アドレスモード情報によりアドレッシング
される。そして、アドレッシングされた予測分岐先アド
レスは、信号線３０７を介しアドレスセレクト回路３２
でセレクトされ、ＡＤＤＲの信号線１０５を介して主メ
モリ５０に送られる。
【００４８】その後、この予測分岐先アドレスを用いて
主メモリ５０からＩＤＡＴＡの信号線１０６を介して分
岐先命令列が読み出され、命令ユニット２０に入力され
る。
主メモリ５０からＩＤＡＴＡの信号線１０６を介して分
岐先命令列が読み出され、命令ユニット２０に入力され
る。
【００４９】そして、命令ユニット２０において、その
分岐先命令列を空いている方の命令バッファレジスタ２
１または命令バッファレジスタ２２に格納する。
分岐先命令列を空いている方の命令バッファレジスタ２
１または命令バッファレジスタ２２に格納する。
【００５０】続いて、本読み出しおよび予測アドレス照
合動作を詳しく説明する。
合動作を詳しく説明する。
【００５１】この場合の本動作は、命令語が命令レジス
タ２５に記憶されて解読されるときから開始され、始め
に命令レジスタ２５中の命令が分岐命令か否かが調べら
れる。そして、分岐命令であるときのみ以下の動作が行
われる。
タ２５に記憶されて解読されるときから開始され、始め
に命令レジスタ２５中の命令が分岐命令か否かが調べら
れる。そして、分岐命令であるときのみ以下の動作が行
われる。
【００５２】まず、アドレス計算器２８を用いて分岐先
アドレスを求め、その分岐先アドレスを信号線３０４を
介してアドレッシング回路２９に送出し、アドレスモー
ド設定レジスタ３３より信号線１０４を介して送出され
たアドレスモード情報によりアドレッシングを行う。
アドレスを求め、その分岐先アドレスを信号線３０４を
介してアドレッシング回路２９に送出し、アドレスモー
ド設定レジスタ３３より信号線１０４を介して送出され
たアドレスモード情報によりアドレッシングを行う。
【００５３】そして、アドレッシングされた分岐先アド
レスは、信号線３０６を介してアドレスセレクト回路３
２でセレクトされ、ＡＤＤＲの信号線１０５を介して主
メモリ５０に送られる。その後、分岐先アドレスに対す
る分岐先命令列がＩＤＡＴＡの信号線１０６を介して命
令ユニット２０に転送される。
レスは、信号線３０６を介してアドレスセレクト回路３
２でセレクトされ、ＡＤＤＲの信号線１０５を介して主
メモリ５０に送られる。その後、分岐先アドレスに対す
る分岐先命令列がＩＤＡＴＡの信号線１０６を介して命
令ユニット２０に転送される。
【００５４】この時、同時にアドレス計算器２８で生成
された分岐先アドレスと、アドレスモード設定レジスタ
３３の値とを対にしてそれぞれ信号線３０４，１０４を
介して比較器３０に送出し、ＰＴＡの信号線１０３を介
した予測分岐先アドレスと、ＰＡＭの信号線１０２を介
した予測アドレスモード情報との値を対にしたものとの
比較を行う。
された分岐先アドレスと、アドレスモード設定レジスタ
３３の値とを対にしてそれぞれ信号線３０４，１０４を
介して比較器３０に送出し、ＰＴＡの信号線１０３を介
した予測分岐先アドレスと、ＰＡＭの信号線１０２を介
した予測アドレスモード情報との値を対にしたものとの
比較を行う。
【００５５】その結果、等しくないときのみ、主メモリ
５０よりＩＤＡＴＡの信号線１０６を介して読み出した
分岐先命令列を命令ユニット２０の命令バッファレジス
タ２２に格納する。この時、前動作は無効化され、本動
作の処理が実行される。
５０よりＩＤＡＴＡの信号線１０６を介して読み出した
分岐先命令列を命令ユニット２０の命令バッファレジス
タ２２に格納する。この時、前動作は無効化され、本動
作の処理が実行される。
【００５６】その後、命令アドレスレジスタ１１、分岐
先アドレスレジスタ１２、アドレスモードレジスタ１６
の値が、信号線２０２を介して送出される命令アドレス
の一部を索引アドレスとして、それぞれ信号線２０１，
２０３，２０４を介して連想記憶装置１３に書き込まれ
る。
先アドレスレジスタ１２、アドレスモードレジスタ１６
の値が、信号線２０２を介して送出される命令アドレス
の一部を索引アドレスとして、それぞれ信号線２０１，
２０３，２０４を介して連想記憶装置１３に書き込まれ
る。
【００５７】一方、比較器３０の結果が等しいときは、
本動作の以降の動作は行われず、前動作の処理を続行す
る。
本動作の以降の動作は行われず、前動作の処理を続行す
る。
【００５８】従って、本実施例の命令先読み制御方式に
よれば、分岐命令の実行前にアドレス空間幅の切換が行
われた場合でも、予測分岐先アドレスで命令の先読みを
行う際に、その分岐先アドレス生成時のアドレスモード
を参照できるので、アドレスモードの切り換わりにより
誤ったアドレス空間での命令の先読みをなくすことがで
きる。
よれば、分岐命令の実行前にアドレス空間幅の切換が行
われた場合でも、予測分岐先アドレスで命令の先読みを
行う際に、その分岐先アドレス生成時のアドレスモード
を参照できるので、アドレスモードの切り換わりにより
誤ったアドレス空間での命令の先読みをなくすことがで
きる。
【００５９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００６０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００６１】すなわち、分岐先連想メモリに分岐先アド
レスとこの分岐先アドレスに対応するアドレスモードと
を対にして記憶し、命令先読みを行う場合に、分岐先連
想メモリから分岐先アドレスおよびアドレスモードを読
み出し、アドレスモードに対応した分岐先アドレスによ
り分岐先命令の読み出しを行うことにより、分岐命令の
実行前にアドレス空間幅の切換が行われた場合でも、予
測分岐先アドレスで命令の先読みを行う際に、その分岐
先アドレス生成時のアドレスモードを参照することがで
きるので、アドレスモードの切換による誤ったアドレス
空間での命令の先読みをなくすことができる。
レスとこの分岐先アドレスに対応するアドレスモードと
を対にして記憶し、命令先読みを行う場合に、分岐先連
想メモリから分岐先アドレスおよびアドレスモードを読
み出し、アドレスモードに対応した分岐先アドレスによ
り分岐先命令の読み出しを行うことにより、分岐命令の
実行前にアドレス空間幅の切換が行われた場合でも、予
測分岐先アドレスで命令の先読みを行う際に、その分岐
先アドレス生成時のアドレスモードを参照することがで
きるので、アドレスモードの切換による誤ったアドレス
空間での命令の先読みをなくすことができる。
【００６２】この結果、予測分岐先命令の読み出し誤り
による処理性能の低下を防止することができる。
による処理性能の低下を防止することができる。
【図１】本発明の情報処理装置の命令先読み制御方式の
一実施例である情報処理装置を示す全体構成図である。
一実施例である情報処理装置を示す全体構成図である。
【図２】本実施例の情報処理装置における連想メモリを
示す構成図である。
示す構成図である。
【図３】本実施例の情報処理装置における命令ユニット
を示す構成図である。
を示す構成図である。
【図４】従来技術の一例である情報処理装置の連想メモ
リを示す構成図である。
リを示す構成図である。
【図５】従来技術の一例である情報処理装置のアドレス
空間を示す説明図である。
空間を示す説明図である。
１ 命令アドレスレジスタ
２ 分岐先アドレスレジスタ
３ 連想記憶装置
４ 命令アドレス比較器
５ 予測分岐先アドレスレジスタ
１０ 連想メモリ（分岐先連想メモリ）１１ 命令
アドレスレジスタ １２ 分岐先アドレスレジスタ １３ 連想記憶装置 １４ 命令アドレス比較器 １５ 予測分岐先アドレスレジスタ １６ アドレスモードレジスタ １７ 予測アドレスモードレジスタ ２０ 命令ユニット ２１ 命令バッファレジスタ ２２ 命令バッファレジスタ ２３ アライナ ２４ 命令カウンタ ２５ 命令レジスタ ２６ 加算器 ２７ 解読器 ２８ アドレス計算器 ２９ アドレッシング回路 ３０ 比較器 ３１ アドレッシング回路 ３２ アドレスセレクト回路 ３３ アドレスモード設定レジスタ（アドレスモード
切換手段） ４０ 演算ユニット ５０ 主メモリ
アドレスレジスタ １２ 分岐先アドレスレジスタ １３ 連想記憶装置 １４ 命令アドレス比較器 １５ 予測分岐先アドレスレジスタ １６ アドレスモードレジスタ １７ 予測アドレスモードレジスタ ２０ 命令ユニット ２１ 命令バッファレジスタ ２２ 命令バッファレジスタ ２３ アライナ ２４ 命令カウンタ ２５ 命令レジスタ ２６ 加算器 ２７ 解読器 ２８ アドレス計算器 ２９ アドレッシング回路 ３０ 比較器 ３１ アドレッシング回路 ３２ アドレスセレクト回路 ３３ アドレスモード設定レジスタ（アドレスモード
切換手段） ４０ 演算ユニット ５０ 主メモリ
Claims (1)
- 【請求項１】 分岐命令のアドレスおよび該分岐命令
の分岐先アドレスとを記憶する分岐先連想メモリと、ア
ドレス空間幅であるアドレスモードの切換を行うアドレ
スモード切換手段とを備えた情報処理装置の命令先読み
制御方式であって、前記分岐先連想メモリに前記分岐先
アドレスと該分岐先アドレスに対応するアドレスモード
とを対にして記憶し、命令先読みを行う場合に、前記分
岐先連想メモリから前記分岐先アドレスおよび前記アド
レスモードを読み出し、前記アドレスモードに対応した
前記分岐先アドレスにより分岐先命令の読み出しを行う
ことを特徴とする情報処理装置の命令先読み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055791A JPH04245334A (ja) | 1991-01-31 | 1991-01-31 | 情報処理装置の命令先読み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055791A JPH04245334A (ja) | 1991-01-31 | 1991-01-31 | 情報処理装置の命令先読み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245334A true JPH04245334A (ja) | 1992-09-01 |
Family
ID=11753555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1055791A Withdrawn JPH04245334A (ja) | 1991-01-31 | 1991-01-31 | 情報処理装置の命令先読み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245334A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841999A (en) * | 1996-04-17 | 1998-11-24 | International Business Machines Corporation | Information handling system having a register remap structure using a content addressable table |
| US7036003B1 (en) | 1999-09-29 | 2006-04-25 | Fujitsu Limited | Instruction processing device and method for controlling branch instruction accompanied by mode change |
| US7085920B2 (en) | 2000-02-02 | 2006-08-01 | Fujitsu Limited | Branch prediction method, arithmetic and logic unit, and information processing apparatus for performing brach prediction at the time of occurrence of a branch instruction |
| JP2009535750A (ja) * | 2006-05-04 | 2009-10-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 多形的分岐予測子を実装するための方法および装置 |
-
1991
- 1991-01-31 JP JP1055791A patent/JPH04245334A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841999A (en) * | 1996-04-17 | 1998-11-24 | International Business Machines Corporation | Information handling system having a register remap structure using a content addressable table |
| US7036003B1 (en) | 1999-09-29 | 2006-04-25 | Fujitsu Limited | Instruction processing device and method for controlling branch instruction accompanied by mode change |
| US7085920B2 (en) | 2000-02-02 | 2006-08-01 | Fujitsu Limited | Branch prediction method, arithmetic and logic unit, and information processing apparatus for performing brach prediction at the time of occurrence of a branch instruction |
| JP2009535750A (ja) * | 2006-05-04 | 2009-10-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 多形的分岐予測子を実装するための方法および装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |