JPH0527971A - 情報処理装置 - Google Patents
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- JPH0527971A JPH0527971A JP3184245A JP18424591A JPH0527971A JP H0527971 A JPH0527971 A JP H0527971A JP 3184245 A JP3184245 A JP 3184245A JP 18424591 A JP18424591 A JP 18424591A JP H0527971 A JPH0527971 A JP H0527971A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G06F9/3808—Instruction prefetching for instruction reuse, e.g. trace cache, branch target cache
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】命令キャッシュ，分岐予測等の大規模な制御ハ
ードウェアを用いることなく、分岐処理を高速化するよ
うにしたもの。 【構成】命令コードとアドレス情報を記憶するバッファ
１１７と、バッファ１１７に記憶されたデータが有効な
データであることを示す有効フラグレジスタ１１５，偶
数番地への分岐で記憶されたデータであることを示す偶
数番地分岐フラグ１１６を持ち、分岐処理時にバッファ
１１７に分岐先アドレスの命令コードが有効な状態で記
憶されている場合に、バッファ１１７から命令コードを
読み出すことで分岐処理を高速に行うようにする。 【効果】最小限のハードウェアで割込み処理を含む全て
の分岐処理を高速にできる。
ードウェアを用いることなく、分岐処理を高速化するよ
うにしたもの。 【構成】命令コードとアドレス情報を記憶するバッファ
１１７と、バッファ１１７に記憶されたデータが有効な
データであることを示す有効フラグレジスタ１１５，偶
数番地への分岐で記憶されたデータであることを示す偶
数番地分岐フラグ１１６を持ち、分岐処理時にバッファ
１１７に分岐先アドレスの命令コードが有効な状態で記
憶されている場合に、バッファ１１７から命令コードを
読み出すことで分岐処理を高速に行うようにする。 【効果】最小限のハードウェアで割込み処理を含む全て
の分岐処理を高速にできる。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に制御分野志向のＣＰＵを備えたマイクロコン
ピュータに関する。
関し、特に制御分野志向のＣＰＵを備えたマイクロコン
ピュータに関する。
【０００２】
【従来の技術】ワークステーション，ワードプロセッサ
などＯＡ分野だけでなく、民生機器や産業機器などの制
御分野でもマイクロコンピュータの性能向上の要求は高
い。
などＯＡ分野だけでなく、民生機器や産業機器などの制
御分野でもマイクロコンピュータの性能向上の要求は高
い。
【０００３】現在、多くのマイクロコンピュータは、性
能向上のためにプリフェッチキューを備え、命令フェッ
チと、命令デコード、命令実行とを並列に制御するパイ
プライン構造を採用している。
能向上のためにプリフェッチキューを備え、命令フェッ
チと、命令デコード、命令実行とを並列に制御するパイ
プライン構造を採用している。
【０００４】一般に制御分野のアプリケーションではセ
ンサー等から入力した信号レベルに従い条件分岐を行っ
たり、タイマのオーバーフロー信号に対してリアルタイ
ムの割込み処理を行うなど命令のアドレスを不連続にし
てしまう処理が多くなる特徴がある。
ンサー等から入力した信号レベルに従い条件分岐を行っ
たり、タイマのオーバーフロー信号に対してリアルタイ
ムの割込み処理を行うなど命令のアドレスを不連続にし
てしまう処理が多くなる特徴がある。
【０００５】このような分岐処理ではプリフェッチキュ
ーをクリアし、分岐先アドレスからフェッチを行う必要
があり、パイプラインが乱れてしまう。
ーをクリアし、分岐先アドレスからフェッチを行う必要
があり、パイプラインが乱れてしまう。
【０００６】パイプライン制御のマイクロコンピュータ
で性能をフルに発揮する為にはパイプラインの乱れを最
小限に抑える必要が有り、そのための種々の方法が考え
られている。
で性能をフルに発揮する為にはパイプラインの乱れを最
小限に抑える必要が有り、そのための種々の方法が考え
られている。
【０００７】分岐処理による性能の低下を削減する１つ
の方法として、マイクロコンピュータ内にキャッシュを
内蔵する場合について図を用いて説明する。
の方法として、マイクロコンピュータ内にキャッシュを
内蔵する場合について図を用いて説明する。
【０００８】図６は従来の命令キャッシュを使用した場
合のマイクロコンピュータのブロック図である。マイク
ロコンピュータはバス制御部６２０，実行部６３０，外
部データバス端子６４０，内部バス６５０，キャッシュ
制御部６６０，命令キャッシュ６７０，命令バス６８０
から構成される。バス制御部６２０は内部バス６５０に
接続され、キャッシュ制御部６６０からフェッチ要求信
号６５１を入力する。バス制御部６２０は不図示のチッ
プ内部／外部のメモリ、Ｉ／Ｏに対するデータリード／
ライト及び不図示のメモリに格納された命令コードのフ
ェッチの制御を行う。実行部６３０は内部バス６５０，
命令バス６８０に接続され、キャッシュ制御部６６０に
命令コード出力要求信号６５２を出力する。また、命令
バス６８０から入力した命令コードをデコードし、論理
演算やデータ転送等の命令実行の制御を行う。外部デー
タバス端子６４０は１６ビットのデータ端子であり、内
部バス６５０に接続される。内部バス６５０は１６ビッ
トのバスで、外部データバス端子６４０，バス制御部６
２０，実行部６３０，命令キャッシュ６７０に接続さ
れ、内部のアドレス／データの転送に使用される。
合のマイクロコンピュータのブロック図である。マイク
ロコンピュータはバス制御部６２０，実行部６３０，外
部データバス端子６４０，内部バス６５０，キャッシュ
制御部６６０，命令キャッシュ６７０，命令バス６８０
から構成される。バス制御部６２０は内部バス６５０に
接続され、キャッシュ制御部６６０からフェッチ要求信
号６５１を入力する。バス制御部６２０は不図示のチッ
プ内部／外部のメモリ、Ｉ／Ｏに対するデータリード／
ライト及び不図示のメモリに格納された命令コードのフ
ェッチの制御を行う。実行部６３０は内部バス６５０，
命令バス６８０に接続され、キャッシュ制御部６６０に
命令コード出力要求信号６５２を出力する。また、命令
バス６８０から入力した命令コードをデコードし、論理
演算やデータ転送等の命令実行の制御を行う。外部デー
タバス端子６４０は１６ビットのデータ端子であり、内
部バス６５０に接続される。内部バス６５０は１６ビッ
トのバスで、外部データバス端子６４０，バス制御部６
２０，実行部６３０，命令キャッシュ６７０に接続さ
れ、内部のアドレス／データの転送に使用される。
【０００９】キャッシュ制御部６６０はバス制御部６２
０，実行部６３０，命令キャッシュ６７０と接続され、
命令キャッシュ６７０への命令コードの書込信号６５３
を出力する。また実行部６３０からの命令コード出力要
求信号６５２に従い、命令キャッシュ６７０に対して命
令コード出力を指示する。命令キャッシュ６７０は内部
バス６５０，キャッシュ制御部６６０，命令バス６８０
に接続され、キャッシュ制御部６６０からの書込信号６
５３が出ている時に、内部バス６５０上の命令コード
と、命令コードを読み出したアドレス情報を記憶する。
また、キャッシュ制御部６６０から書込信号６５３が出
ていない時、記憶された命令コードを命令バス６８０へ
出力する。命令バス６８０は命令キャッシュ６７０と実
行部６３０に接続され、命令キャッシュ６７０内の命令
コードを実行部６３０へ出力する。
０，実行部６３０，命令キャッシュ６７０と接続され、
命令キャッシュ６７０への命令コードの書込信号６５３
を出力する。また実行部６３０からの命令コード出力要
求信号６５２に従い、命令キャッシュ６７０に対して命
令コード出力を指示する。命令キャッシュ６７０は内部
バス６５０，キャッシュ制御部６６０，命令バス６８０
に接続され、キャッシュ制御部６６０からの書込信号６
５３が出ている時に、内部バス６５０上の命令コード
と、命令コードを読み出したアドレス情報を記憶する。
また、キャッシュ制御部６６０から書込信号６５３が出
ていない時、記憶された命令コードを命令バス６８０へ
出力する。命令バス６８０は命令キャッシュ６７０と実
行部６３０に接続され、命令キャッシュ６７０内の命令
コードを実行部６３０へ出力する。
【００１０】次に本マイクロコンピュータの動作を説明
する。
する。
【００１１】実行部６３０は命令コード出力要求信号６
５２を、キャッシュ制御部６６０に出力する。キャッシ
ュ制御部６６０は命令キャッシュ６７０に記憶されたア
ドレス情報とバス制御部６２０において生成される命令
アドレスとを比較する。
５２を、キャッシュ制御部６６０に出力する。キャッシ
ュ制御部６６０は命令キャッシュ６７０に記憶されたア
ドレス情報とバス制御部６２０において生成される命令
アドレスとを比較する。
【００１２】比較した結果一致した場合、命令キャッシ
ュ６７０から命令バス６８０へ命令コードが出力され
る。これは一般に“キャッシュヒット”と呼ばれる。命
令キャッシュ６７０は一般に高速なメモリであるため、
キャッシュヒットであれば実行部６３０は１クロックで
連続して命令バス６８０から命令コードを読み出し、実
行する。
ュ６７０から命令バス６８０へ命令コードが出力され
る。これは一般に“キャッシュヒット”と呼ばれる。命
令キャッシュ６７０は一般に高速なメモリであるため、
キャッシュヒットであれば実行部６３０は１クロックで
連続して命令バス６８０から命令コードを読み出し、実
行する。
【００１３】命令キャッシュ６７０に記憶されたアドレ
ス情報と命令アドレスが一致しない場合は、命令キャッ
シュ６７０に所要の命令コードがないとみなして、キャ
ッシュ制御部６６０はフェッチ要求信号６５１をバス制
御部６２０に送る。バス制御部６２０は不図示の主メモ
リから外部データバス端子６４０，内部バス６５０を通
じて命令コードを読み込むためのバスサイクルを起動す
る。キャッシュ制御部６６０は書込信号６５３を出力
し、読み込んだ命令コードと命令コードを読み出したア
ドレス情報が命令キャッシュ６７０に書込まれた同時
に、命令キャッシュ６７０に読み込んだ命令コードは命
令バス６８０に出力される。バスサイクルが終了するま
での例えば３クロック期間、実行部６３０には命令コー
ドが出力されず、実行部６３０は命令実行を中断する。
ス情報と命令アドレスが一致しない場合は、命令キャッ
シュ６７０に所要の命令コードがないとみなして、キャ
ッシュ制御部６６０はフェッチ要求信号６５１をバス制
御部６２０に送る。バス制御部６２０は不図示の主メモ
リから外部データバス端子６４０，内部バス６５０を通
じて命令コードを読み込むためのバスサイクルを起動す
る。キャッシュ制御部６６０は書込信号６５３を出力
し、読み込んだ命令コードと命令コードを読み出したア
ドレス情報が命令キャッシュ６７０に書込まれた同時
に、命令キャッシュ６７０に読み込んだ命令コードは命
令バス６８０に出力される。バスサイクルが終了するま
での例えば３クロック期間、実行部６３０には命令コー
ドが出力されず、実行部６３０は命令実行を中断する。
【００１４】また、キャッシュ制御部６６０は次の命令
コードの読み出し要求に備え、アドレス情報に一致する
領域の命令コードを主メモリからデータ端子６４０，内
部バス６５０を通して命令キャッシュ６７０へ書込むサ
イクルを起動する。
コードの読み出し要求に備え、アドレス情報に一致する
領域の命令コードを主メモリからデータ端子６４０，内
部バス６５０を通して命令キャッシュ６７０へ書込むサ
イクルを起動する。
【００１５】以上命令キャッシュを内蔵するマイクロコ
ンピュータの動作について説明したが、他の方法とし
て、分岐先命令先行フェッチ機能を内蔵する方法が知ら
れている。分岐先命令先行フェッチとは、分岐命令がプ
リフェッチキューに格納された段階で、あらかじめ命令
コードをデコードして分岐命令が検出されると、分岐命
令が実行される前に分岐先アドレスを計算し、分岐先ア
ドレスから命令コードを先行フェッチする機能である。
分岐先命令先行フェッチの種類として、無条件分岐命令
の先行フェッチ，予測ビットを用いた条件分岐命令の先
行フェッチ，分岐先アドレスの指定がレジスタを使用し
た間接アドレスである場合、などがある。
ンピュータの動作について説明したが、他の方法とし
て、分岐先命令先行フェッチ機能を内蔵する方法が知ら
れている。分岐先命令先行フェッチとは、分岐命令がプ
リフェッチキューに格納された段階で、あらかじめ命令
コードをデコードして分岐命令が検出されると、分岐命
令が実行される前に分岐先アドレスを計算し、分岐先ア
ドレスから命令コードを先行フェッチする機能である。
分岐先命令先行フェッチの種類として、無条件分岐命令
の先行フェッチ，予測ビットを用いた条件分岐命令の先
行フェッチ，分岐先アドレスの指定がレジスタを使用し
た間接アドレスである場合、などがある。
【００１６】
【発明が解決しようとする課題】ＬＳＩに内蔵するキャ
ッシュの容量としては一般に１６バイト／ページ、３２
ページ程度のキャッシュが使用されるが、この場合連続
した命令アドレスの実行又はページ内の分岐は高速にで
きるが、制御分野など頻繁に分岐処理を行う必要がある
応用分野では、ページ外への分岐の可能性も多く、キャ
ッシュの書き換えが頻繁に起きる。キャッシュの書き換
えを避ける為には命令コードを記憶するページ数を１６
ページから３２ページに増やすこと、１ページの容量を
１６バイトから３２バイトに増やすこと等が考えられる
が、いずれにしてもキャッシュの容量を増やさなければ
ならず、チップ面積の増大すなわち製品価格の上昇にな
り、制御分野でもとめられる低価格の要求を実現できな
い。また、大容量の命令キャッシュをマイクロコンピュ
ータの外に置く場合も、キャッシュ専用のバスや、キャ
ッシュ制御用の専用端子が必要になり、端子数が増加し
てしまい、ＬＳＩパッケージが大きくなる問題がある。
ッシュの容量としては一般に１６バイト／ページ、３２
ページ程度のキャッシュが使用されるが、この場合連続
した命令アドレスの実行又はページ内の分岐は高速にで
きるが、制御分野など頻繁に分岐処理を行う必要がある
応用分野では、ページ外への分岐の可能性も多く、キャ
ッシュの書き換えが頻繁に起きる。キャッシュの書き換
えを避ける為には命令コードを記憶するページ数を１６
ページから３２ページに増やすこと、１ページの容量を
１６バイトから３２バイトに増やすこと等が考えられる
が、いずれにしてもキャッシュの容量を増やさなければ
ならず、チップ面積の増大すなわち製品価格の上昇にな
り、制御分野でもとめられる低価格の要求を実現できな
い。また、大容量の命令キャッシュをマイクロコンピュ
ータの外に置く場合も、キャッシュ専用のバスや、キャ
ッシュ制御用の専用端子が必要になり、端子数が増加し
てしまい、ＬＳＩパッケージが大きくなる問題がある。
【００１７】また、従来の分岐先命令先行フェッチ機能
では命令デコードをするハードウェアをプリフェッチキ
ューに追加する必要があり、また先行フェッチデータ格
納の為のバッファ回路が必要になる。さらに、分岐先命
令先行フェッチでは命令に依る分岐しか使用できず、制
御分野で頻繁に使用される割込み処理には対応できな
い。
では命令デコードをするハードウェアをプリフェッチキ
ューに追加する必要があり、また先行フェッチデータ格
納の為のバッファ回路が必要になる。さらに、分岐先命
令先行フェッチでは命令に依る分岐しか使用できず、制
御分野で頻繁に使用される割込み処理には対応できな
い。
【００１８】以上説明した従来の技術では、分岐処理を
高速化する為に必要なハードウェアの規模が大きくなる
欠点が有り、小規模のハードウェアの増加で分岐処理に
よるパイプラインの乱れを最小限に抑える方法が望まれ
ている。
高速化する為に必要なハードウェアの規模が大きくなる
欠点が有り、小規模のハードウェアの増加で分岐処理に
よるパイプラインの乱れを最小限に抑える方法が望まれ
ている。
【００１９】
【課題を解決するための手段】本発明の情報処理装置
は、命令コードを記憶するプログラムメモリと、命令コ
ードを解読し各種命令処理を実行する中央処理部とを備
えた情報処理装置であって、中央処理部は、分岐処理実
行時の分岐先アドレスを記憶する第一の記憶手段と、分
岐処理の実行により分岐先アドレスに基づくアドレス情
報と前記プログラムメモリの分岐先アドレスから読み出
した命令コードとを一組の制御情報としこれを複数記憶
する第二の記憶手段と、複数の制御情報の各々に対応し
て存在し該制御情報が有効なデータであることを示す複
数のフラグと、第一の記憶手段が記憶する分岐先アドレ
スと前記第二の記憶手段が記憶するアドレス情報とを比
較し、一致且つ対応する前記フラグが有効状態であれば
一致検出信号をアクティブにする一致検出手段と、一致
検出信号がアクティブの場合は一致したアドレス情報を
含む制御情報に属する命令コードを第二の記憶手段から
読み出して選択し、一致検出信号が非アクティブの場合
はプログラムメモリから読み出した命令コードを選択し
て実行する命令コード選択手段と、一致検出信号が非ア
クティブの場合は分岐処理の実行時に分岐先アドレスと
プログラムメモリの分岐先アドレスから読み出した命令
コードを用いて第二の記憶手段の制御情報を書き換える
制御情報更新手段とを備えていることを特徴とする。
は、命令コードを記憶するプログラムメモリと、命令コ
ードを解読し各種命令処理を実行する中央処理部とを備
えた情報処理装置であって、中央処理部は、分岐処理実
行時の分岐先アドレスを記憶する第一の記憶手段と、分
岐処理の実行により分岐先アドレスに基づくアドレス情
報と前記プログラムメモリの分岐先アドレスから読み出
した命令コードとを一組の制御情報としこれを複数記憶
する第二の記憶手段と、複数の制御情報の各々に対応し
て存在し該制御情報が有効なデータであることを示す複
数のフラグと、第一の記憶手段が記憶する分岐先アドレ
スと前記第二の記憶手段が記憶するアドレス情報とを比
較し、一致且つ対応する前記フラグが有効状態であれば
一致検出信号をアクティブにする一致検出手段と、一致
検出信号がアクティブの場合は一致したアドレス情報を
含む制御情報に属する命令コードを第二の記憶手段から
読み出して選択し、一致検出信号が非アクティブの場合
はプログラムメモリから読み出した命令コードを選択し
て実行する命令コード選択手段と、一致検出信号が非ア
クティブの場合は分岐処理の実行時に分岐先アドレスと
プログラムメモリの分岐先アドレスから読み出した命令
コードを用いて第二の記憶手段の制御情報を書き換える
制御情報更新手段とを備えていることを特徴とする。
【００２０】また、第２の記憶手段における制御情報の
命令コードは、偶数番地と奇数番地の連続する２アドレ
ス分の命令コードから構成される。
命令コードは、偶数番地と奇数番地の連続する２アドレ
ス分の命令コードから構成される。
【００２１】さらに、フラグは第２の記憶手段に記憶さ
れた制御情報が分岐処理によって記憶された有効なデー
タであることを示す第１のフラグと、第２の記憶手段に
記憶された制御情報の偶数番地に対応する命令コードが
有効なデータであることを示す第２のフラグで構成され
る。
れた制御情報が分岐処理によって記憶された有効なデー
タであることを示す第１のフラグと、第２の記憶手段に
記憶された制御情報の偶数番地に対応する命令コードが
有効なデータであることを示す第２のフラグで構成され
る。
【００２２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００２３】図１は本発明を用いたマイクロコンピュー
タのブロック図、図２は本発明の分岐処理のタイミング
チャート、図３は図１に示した本発明の分岐先命令バッ
ファの利用状態を示す図である。本発明のマイクロコン
ピュータは６４Ｋバイトのプログラム空間でアドレス情
報としては１６ビットを要し、１６ビット幅のデータバ
スを有する。
タのブロック図、図２は本発明の分岐処理のタイミング
チャート、図３は図１に示した本発明の分岐先命令バッ
ファの利用状態を示す図である。本発明のマイクロコン
ピュータは６４Ｋバイトのプログラム空間でアドレス情
報としては１６ビットを要し、１６ビット幅のデータバ
スを有する。
【００２４】マイクロコンピュータは分岐先命令バッフ
ァ１１０，バス制御部１２０，実行部１３０，１６ビッ
トのデータバス端子１４０，１６ビットの内部バス１５
０，１６ビットのアドレスバス１５１，１６ビットのキ
ュー出力バス１５２から構成される。
ァ１１０，バス制御部１２０，実行部１３０，１６ビッ
トのデータバス端子１４０，１６ビットの内部バス１５
０，１６ビットのアドレスバス１５１，１６ビットのキ
ュー出力バス１５２から構成される。
【００２５】実行部１３０は内部バス１５０，キュー出
力バス１５２に接続され、不図示の命令コードのプリフ
ェッチ用のキューを内蔵しており。キュー出力バス１５
２からキューに入力した命令コードに基づき、論理演算
やデータ転送等の命令処理を行う。
力バス１５２に接続され、不図示の命令コードのプリフ
ェッチ用のキューを内蔵しており。キュー出力バス１５
２からキューに入力した命令コードに基づき、論理演算
やデータ転送等の命令処理を行う。
【００２６】データバス端子１４０は１６ビット幅のデ
ータ端子であり、内部バス１５０に接続される。
ータ端子であり、内部バス１５０に接続される。
【００２７】内部バス１５０は１６ビット幅のバスで、
データバス端子１４０，バス制御部１２０，実行部１３
０間のデータの転送に使用される。
データバス端子１４０，バス制御部１２０，実行部１３
０間のデータの転送に使用される。
【００２８】分岐先命令バッファ１１０は分岐先アドレ
スポインタ（以下ＢＡＰと記す）１１１と比較器１１
２，ＡＮＤゲート１１３１，ＯＲゲート１１３２，イン
バータ１１３３，デコーダ１１４，有効フラグレジスタ
１１５，偶数番地分岐フラグレジスタ１１６，バッファ
１１７，マルチプレクサ１１８から構成される。
スポインタ（以下ＢＡＰと記す）１１１と比較器１１
２，ＡＮＤゲート１１３１，ＯＲゲート１１３２，イン
バータ１１３３，デコーダ１１４，有効フラグレジスタ
１１５，偶数番地分岐フラグレジスタ１１６，バッファ
１１７，マルチプレクサ１１８から構成される。
【００２９】バッファ１１７はＢＡＰ１１１，比較器１
１２，デコーダ１１４，マルチプレクサ１１８，内部バ
ス１５０と接続する。バッファ１１７は、第２５−１６
ビットにアドレス情報、第１５−０ビットに命令コード
を記憶する構成のラインが３２本で構成され、ＢＡＰ１
１１の第５−１ビットをデコーダ１１４でデコードして
１本のラインが選択される。
１２，デコーダ１１４，マルチプレクサ１１８，内部バ
ス１５０と接続する。バッファ１１７は、第２５−１６
ビットにアドレス情報、第１５−０ビットに命令コード
を記憶する構成のラインが３２本で構成され、ＢＡＰ１
１１の第５−１ビットをデコーダ１１４でデコードして
１本のラインが選択される。
【００３０】有効フラグレジスタ１１５は３２ビットの
レジスタで、論理値“１”の場合にバッファ１１７に記
憶されたアドレス情報及び命令コードが、分岐処理によ
って書込まれた有効なデータで有ることを示す。ＢＡＰ
１１１の第５−１ビットに基づきデコーダ１１４により
３２ビットのうち１ビットを選択し、ＡＮＤゲート１１
３１へ出力する。システムリセットで全ビット論理値
“０”にリセットされ、分岐処理後の最初のキューへの
書き込みタイミングで選択されたビットに論理値“１”
を書込む。
レジスタで、論理値“１”の場合にバッファ１１７に記
憶されたアドレス情報及び命令コードが、分岐処理によ
って書込まれた有効なデータで有ることを示す。ＢＡＰ
１１１の第５−１ビットに基づきデコーダ１１４により
３２ビットのうち１ビットを選択し、ＡＮＤゲート１１
３１へ出力する。システムリセットで全ビット論理値
“０”にリセットされ、分岐処理後の最初のキューへの
書き込みタイミングで選択されたビットに論理値“１”
を書込む。
【００３１】偶数番地分岐フラグレジスタ１１６は３２
ビットのレジスタで、“１”の場合にバッファ１１７に
記憶されたアドレス情報及び命令コードが、偶数番地へ
の分岐処理によって書込まれたデータで有ることを示
す。ＢＡＰ１１１の第５−１ビットに基づきデコーダ１
１４により３２ビットのうち１ビットを選択して、ＯＲ
ゲート１１３２へ出力する。システムリセットで全ビッ
ト論理値“０”にリセットされ、分岐処理後の最初のキ
ューへの書き込みタイミングで選択されたビットにイン
バータ１１３３の出力を書込む。
ビットのレジスタで、“１”の場合にバッファ１１７に
記憶されたアドレス情報及び命令コードが、偶数番地へ
の分岐処理によって書込まれたデータで有ることを示
す。ＢＡＰ１１１の第５−１ビットに基づきデコーダ１
１４により３２ビットのうち１ビットを選択して、ＯＲ
ゲート１１３２へ出力する。システムリセットで全ビッ
ト論理値“０”にリセットされ、分岐処理後の最初のキ
ューへの書き込みタイミングで選択されたビットにイン
バータ１１３３の出力を書込む。
【００３２】ＢＡＰ１１１は１６ビットのバッファであ
り、実行部１３０から分岐要求が発生したタイミングで
アドレスバス１５１上のアドレスを記憶する。ＢＡＰ１
１１の第０ビットのデータはＯＲゲート１１３２，イン
バータ１１３３の入力となる。ＢＡＰ１１１の第５−１
ビットのデータは有効フラグレジスタ１１５，偶数番地
分岐フラグレジスタ１１６，バッファ１１７の選択信号
として用いられる。ＢＡＰ１１１の第１５−６ビットの
データは比較器１１２，バッファ１１７の入力となる。
り、実行部１３０から分岐要求が発生したタイミングで
アドレスバス１５１上のアドレスを記憶する。ＢＡＰ１
１１の第０ビットのデータはＯＲゲート１１３２，イン
バータ１１３３の入力となる。ＢＡＰ１１１の第５−１
ビットのデータは有効フラグレジスタ１１５，偶数番地
分岐フラグレジスタ１１６，バッファ１１７の選択信号
として用いられる。ＢＡＰ１１１の第１５−６ビットの
データは比較器１１２，バッファ１１７の入力となる。
【００３３】比較器１１２は１０ビットの比較器で、Ｂ
ＡＰ１１１の第１５−６ビットと、バッファ１１７の第
２５−１６ビットに記憶されたアドレス情報を比較し、
一致した場合論理値“１”を、不一致の場合論理値
“０”をＡＮＤゲート１１３１に出力する。
ＡＰ１１１の第１５−６ビットと、バッファ１１７の第
２５−１６ビットに記憶されたアドレス情報を比較し、
一致した場合論理値“１”を、不一致の場合論理値
“０”をＡＮＤゲート１１３１に出力する。
【００３４】ＡＮＤゲート１１３１は４入力のＡＮＤゲ
ートで、比較器１１２の出力とＯＲゲート１１３２の出
力と有効フラグレジスタ１１５の出力が全て論理値
“１”で、分岐サイクル信号１５５が論理値“１”のと
きにヒット信号１５４を論理値“１”にする。
ートで、比較器１１２の出力とＯＲゲート１１３２の出
力と有効フラグレジスタ１１５の出力が全て論理値
“１”で、分岐サイクル信号１５５が論理値“１”のと
きにヒット信号１５４を論理値“１”にする。
【００３５】ＯＲゲート１１３２は２入力のＯＲゲート
で、ＢＡＰ１１１の第０ビットと偶数番地分岐フラグレ
ジスタ１１６の出力のいずれかが論理値“１”の時に論
理値“１”をＡＮＤゲート１１３１に出力する。
で、ＢＡＰ１１１の第０ビットと偶数番地分岐フラグレ
ジスタ１１６の出力のいずれかが論理値“１”の時に論
理値“１”をＡＮＤゲート１１３１に出力する。
【００３６】インバータ１１３３はＢＡＰ１１１の第０
ビットのデータを反転し、偶数番地分岐フラグレジスタ
１１６へ出力する。
ビットのデータを反転し、偶数番地分岐フラグレジスタ
１１６へ出力する。
【００３７】バス制御部１２０は内部バス１５０，アド
レスバス１５１に接続され、分岐先命令バッファ１１０
からヒット信号１５４を入力する。バス制御部１２０は
バスサイクルを起動し、不図示のチップ内部／外部のメ
モリ、Ｉ／Ｏに対するリード／ライト及び命令フェッチ
の制御を行う。ヒット信号１５４が論理値“０”の時の
分岐バスサイクル、およびフェッチサイクルは図２
（ａ）に示すようにＴ１，Ｔ２，Ｔ３，Ｔ４のステート
で、ヒット信号１５４が論理値“１”の時の分岐サイク
ルは図２（ｂ）に示すようにＴＨ，Ｔ１，Ｔ２，Ｔ３，
Ｔ４の５ステートである。ＴＨタイミングでヒットステ
ート信号１５３が出力される。
レスバス１５１に接続され、分岐先命令バッファ１１０
からヒット信号１５４を入力する。バス制御部１２０は
バスサイクルを起動し、不図示のチップ内部／外部のメ
モリ、Ｉ／Ｏに対するリード／ライト及び命令フェッチ
の制御を行う。ヒット信号１５４が論理値“０”の時の
分岐バスサイクル、およびフェッチサイクルは図２
（ａ）に示すようにＴ１，Ｔ２，Ｔ３，Ｔ４のステート
で、ヒット信号１５４が論理値“１”の時の分岐サイク
ルは図２（ｂ）に示すようにＴＨ，Ｔ１，Ｔ２，Ｔ３，
Ｔ４の５ステートである。ＴＨタイミングでヒットステ
ート信号１５３が出力される。
【００３８】分岐サイクルの最初のキューへの書込タイ
ミングで、ヒット信号１５４が論理値“０”の場合に、
ＢＡＰ１１１の第５−１ビットで選択されるラインに対
して、ＢＡＰ１１１に記憶された分岐先アドレスの第１
５−６ビットをアドレス情報としてバッファ１１７の第
２５−１６ビットへ、また、分岐サイクルによるフェッ
チ動作により内部バス１５０に読み出した分岐先の命令
コードをバッファ１１７の第１５−０ビットへ書込む。
また、バッファ１１７への書込みタイミング以外では、
バッファ１１７の第２５−１６ビットに記憶されたアド
レス情報が比較器１１２へ出力され、第１５−０ビット
に記憶された命令コードがマルチプレクサ１１８へ出力
される。
ミングで、ヒット信号１５４が論理値“０”の場合に、
ＢＡＰ１１１の第５−１ビットで選択されるラインに対
して、ＢＡＰ１１１に記憶された分岐先アドレスの第１
５−６ビットをアドレス情報としてバッファ１１７の第
２５−１６ビットへ、また、分岐サイクルによるフェッ
チ動作により内部バス１５０に読み出した分岐先の命令
コードをバッファ１１７の第１５−０ビットへ書込む。
また、バッファ１１７への書込みタイミング以外では、
バッファ１１７の第２５−１６ビットに記憶されたアド
レス情報が比較器１１２へ出力され、第１５−０ビット
に記憶された命令コードがマルチプレクサ１１８へ出力
される。
【００３９】マルチプレクサ１１８はバッファ１１７
と、内部バス１５０，キュー出力バス１５２に接続さ
れ、ヒットステート信号１５３が論理値“１”の時にバ
ッファ１１７に記憶された命令コードを、ヒットステー
ト信号１５３が論理値“０”の時に内部バス上の命令コ
ードを選択し、キュー出力バス１５２へ出力する。
と、内部バス１５０，キュー出力バス１５２に接続さ
れ、ヒットステート信号１５３が論理値“１”の時にバ
ッファ１１７に記憶された命令コードを、ヒットステー
ト信号１５３が論理値“０”の時に内部バス上の命令コ
ードを選択し、キュー出力バス１５２へ出力する。
【００４０】次に、本発明のマイクロコンピュータの分
岐処理の動作を説明する。
岐処理の動作を説明する。
【００４１】リセット後に実行部１３０から００００Ｈ
（Ｈは１６進数を示す）番地への分岐要求が発生する
と、アドレスバス１５１上の分岐アドレス“００００
Ｈ”がＢＡＰ１１１に書込まれる。ＢＡＰ１１１の第５
−１ビットが“０００００Ｂ（Ｂは２進数を示す）”で
あり、バッファ１１７のなかで図３（ａ）のライン
（１）が選択される。有効フラグレジスタ１１５の選択
されたビットが論理値“０”であるため、ＡＮＤゲート
１１３１の出力であるヒット信号１５４は論理値“０”
になる。ヒット信号１５４が論理値“０”である為、分
岐サイクルにＴＨステートはなくヒットステート信号１
５３は論理値“０”で、マルチプレクサ１１８は内部バ
ス１５０上の０００１Ｈ番地と００００Ｈ番地の命令コ
ードをキュー出力バス１５２へ出力する。分岐サイクル
は図２（ａ）に示すようにＴ１，Ｔ２，Ｔ３，Ｔ４の４
ステートであり、Ｔ４のステートで０００１Ｈ番地と０
０００Ｈ番地の命令コードが実行部１３０の内部のキュ
ーに書込まれる。同時に、図３（ｂ）に示すようにキュ
ーへの書込タイミングで、分岐先アドレスのアドレス情
報である“００００００００００Ｂ”と、０００１Ｈ番
地，００００Ｈ番地の命令コードがバッファ１１７のな
かで図３（ｂ）のライン（１）に書込まれる。また、有
効フラグレジスタ１１５の選択されたビットには論理値
“１”が、偶数番地分岐フラグレジスタ１１６の選択さ
れたビットにはインバータ１１３３の出力論理値“１”
が書込まれる。
（Ｈは１６進数を示す）番地への分岐要求が発生する
と、アドレスバス１５１上の分岐アドレス“００００
Ｈ”がＢＡＰ１１１に書込まれる。ＢＡＰ１１１の第５
−１ビットが“０００００Ｂ（Ｂは２進数を示す）”で
あり、バッファ１１７のなかで図３（ａ）のライン
（１）が選択される。有効フラグレジスタ１１５の選択
されたビットが論理値“０”であるため、ＡＮＤゲート
１１３１の出力であるヒット信号１５４は論理値“０”
になる。ヒット信号１５４が論理値“０”である為、分
岐サイクルにＴＨステートはなくヒットステート信号１
５３は論理値“０”で、マルチプレクサ１１８は内部バ
ス１５０上の０００１Ｈ番地と００００Ｈ番地の命令コ
ードをキュー出力バス１５２へ出力する。分岐サイクル
は図２（ａ）に示すようにＴ１，Ｔ２，Ｔ３，Ｔ４の４
ステートであり、Ｔ４のステートで０００１Ｈ番地と０
０００Ｈ番地の命令コードが実行部１３０の内部のキュ
ーに書込まれる。同時に、図３（ｂ）に示すようにキュ
ーへの書込タイミングで、分岐先アドレスのアドレス情
報である“００００００００００Ｂ”と、０００１Ｈ番
地，００００Ｈ番地の命令コードがバッファ１１７のな
かで図３（ｂ）のライン（１）に書込まれる。また、有
効フラグレジスタ１１５の選択されたビットには論理値
“１”が、偶数番地分岐フラグレジスタ１１６の選択さ
れたビットにはインバータ１１３３の出力論理値“１”
が書込まれる。
【００４２】次に、実行部１３０から０００１Ｈ番地へ
の分岐要求が発生すると、アドレスバス１５１上の分岐
アドレス“０００１Ｈ”がＢＡＰ１１１に書込まれる。
ＢＡＰ１１１の第５−１ビットが“０００００Ｂ”であ
り、バッファ１１７のなかで図３（ｂ）のライン（１）
が選択される。バッファ１１７から出力されるアドレス
情報と、ＢＡＰ１１１の第１５−６ビットは“００００
００００００Ｂ”と同じである為、比較器１１２の出力
は論理値“１”、また有効フラグレジスタ１１５の選択
されたビットが論理値“１”、ＯＲゲート１１３２の出
力はＢＡＰ１１１の第０ビットが論理値“１”で偶数番
地フラグレジスタ１１６の選択されたビットが論理値
“１”のため論理値“１”で、ＡＮＤゲート１１３１の
出力であるヒット信号１５４は論理値“１”になる。ヒ
ット信号１５４が論理値“１”のため、バス制御部１２
０で起動する分岐サイクルには図２（ｂ）に示すように
バッファ１１７からキューへ書込むステートＴＨが追加
され、ＴＨ，Ｔ１，Ｔ２，Ｔ３，Ｔ４の５ステートにな
る。ＴＨのタイミングでヒットステート信号１５３は論
理値“１”になり、マルチプレクサ１１８はバッファ１
１７に記憶された０００１Ｈ番地，０００Ｈ番地の命令
コードをキュー出力バス１５２へ出力し、０００１Ｈ番
地と００００Ｈ番地の命令コードがキューに書込まれ
る。また分岐サイクルのＴ４のタイミングでは、マルチ
プレクサ１１８により内部バス１５０上の０００３Ｈ番
地，０００２Ｈ番地の命令コードをキュー出力バス１５
２へ出力し、キューに書込む。
の分岐要求が発生すると、アドレスバス１５１上の分岐
アドレス“０００１Ｈ”がＢＡＰ１１１に書込まれる。
ＢＡＰ１１１の第５−１ビットが“０００００Ｂ”であ
り、バッファ１１７のなかで図３（ｂ）のライン（１）
が選択される。バッファ１１７から出力されるアドレス
情報と、ＢＡＰ１１１の第１５−６ビットは“００００
００００００Ｂ”と同じである為、比較器１１２の出力
は論理値“１”、また有効フラグレジスタ１１５の選択
されたビットが論理値“１”、ＯＲゲート１１３２の出
力はＢＡＰ１１１の第０ビットが論理値“１”で偶数番
地フラグレジスタ１１６の選択されたビットが論理値
“１”のため論理値“１”で、ＡＮＤゲート１１３１の
出力であるヒット信号１５４は論理値“１”になる。ヒ
ット信号１５４が論理値“１”のため、バス制御部１２
０で起動する分岐サイクルには図２（ｂ）に示すように
バッファ１１７からキューへ書込むステートＴＨが追加
され、ＴＨ，Ｔ１，Ｔ２，Ｔ３，Ｔ４の５ステートにな
る。ＴＨのタイミングでヒットステート信号１５３は論
理値“１”になり、マルチプレクサ１１８はバッファ１
１７に記憶された０００１Ｈ番地，０００Ｈ番地の命令
コードをキュー出力バス１５２へ出力し、０００１Ｈ番
地と００００Ｈ番地の命令コードがキューに書込まれ
る。また分岐サイクルのＴ４のタイミングでは、マルチ
プレクサ１１８により内部バス１５０上の０００３Ｈ番
地，０００２Ｈ番地の命令コードをキュー出力バス１５
２へ出力し、キューに書込む。
【００４３】次に奇数番地に対する分岐について説明す
る。実行部１３０から５Ａ８３Ｈ番地への分岐要求が発
生すると、アドレスバス１５１上の分岐アドレス“５Ａ
８３Ｈ”がＢＡＰ１１１に書込まれる。ＢＡＰ１１１の
第５−１ビットが“００００１Ｂ”であり、バッファ１
１７のなかで図３（ｂ）のライン（２）が選択される。
有効フラグレジスタ１１５の選択されたビットが論理値
“０”であるため、比較器１１２の出力、ＯＲゲート１
１３２の出力に関係なく、ＡＮＤゲート１１３１の出力
であるヒット信号１５４は論理値“０”になる。ヒット
信号１５４が論理値“０”である為、バス制御部１２０
は図２（ａ）と同様にＴＨステートを含まない分岐サイ
クルを起動する。ヒットステート信号１５３は論理値
“０”であり、マルチプレクサ１１８は内部バス１５０
上の５Ａ８３Ｈ番地の命令コードをキュー出力バス１５
３へ出力する。分岐サイクルのＴ４のステートで５Ａ８
３Ｈ番地の命令コードがキューに書込まれる。同時に、
図３（ｃ）に示すようにキューへの書込タイミングで分
岐先アドレスのアドレス情報である“０１０１１０１０
１０Ｂ”と、５Ａ８３Ｈ番地の命令コードがバッファ１
１７のライン（２）に書込まれる。また、有効フラグレ
ジスタ１１５の選択されたビットには論理値“１”が、
偶数番地分岐フラグレジスタ１１６の選択されたビット
にはインバータ１１３３の出力論理値“０”が書込まれ
る。
る。実行部１３０から５Ａ８３Ｈ番地への分岐要求が発
生すると、アドレスバス１５１上の分岐アドレス“５Ａ
８３Ｈ”がＢＡＰ１１１に書込まれる。ＢＡＰ１１１の
第５−１ビットが“００００１Ｂ”であり、バッファ１
１７のなかで図３（ｂ）のライン（２）が選択される。
有効フラグレジスタ１１５の選択されたビットが論理値
“０”であるため、比較器１１２の出力、ＯＲゲート１
１３２の出力に関係なく、ＡＮＤゲート１１３１の出力
であるヒット信号１５４は論理値“０”になる。ヒット
信号１５４が論理値“０”である為、バス制御部１２０
は図２（ａ）と同様にＴＨステートを含まない分岐サイ
クルを起動する。ヒットステート信号１５３は論理値
“０”であり、マルチプレクサ１１８は内部バス１５０
上の５Ａ８３Ｈ番地の命令コードをキュー出力バス１５
３へ出力する。分岐サイクルのＴ４のステートで５Ａ８
３Ｈ番地の命令コードがキューに書込まれる。同時に、
図３（ｃ）に示すようにキューへの書込タイミングで分
岐先アドレスのアドレス情報である“０１０１１０１０
１０Ｂ”と、５Ａ８３Ｈ番地の命令コードがバッファ１
１７のライン（２）に書込まれる。また、有効フラグレ
ジスタ１１５の選択されたビットには論理値“１”が、
偶数番地分岐フラグレジスタ１１６の選択されたビット
にはインバータ１１３３の出力論理値“０”が書込まれ
る。
【００４４】次に、再び実行部１３０から５Ａ８３Ｈ番
地への分岐要求が発生すると、アドレスバス１５１上の
分岐アドレス“５Ａ８３Ｈ”がＢＡＰ１１１に書込まれ
る。ＢＡＰ１１１の第５−１ビットが“００００１”で
あり、バッファ１１７のなかで図３（ｃ）のライン
（２）が選択される。バッファ１１７のライン（２）か
ら出力されるアドレス情報と、ＢＡＰ１１１の第１５−
６ビットは“０１０１１０１０１０Ｂ”と同じである
為、比較器１１２の出力は論理値“１”、有効フラグレ
ジスタ１１５の選択されたビットが論理値“１”、ＯＲ
ゲート１１３２の出力はＢＡＰ１１１の第０ビットが論
理値“１”で偶数番地フラグレジスタ１１６の選択され
たビットが論理値“０”のため論理値“１”で、ＡＮＤ
ゲート１１３１の出力であるヒット信号１５４は論理値
“１”になる。分岐サイクルは図２（ｂ）と同様にバッ
ファ１１７からキューへ書込むステートＴＨが追加さ
れ、ＴＨ，Ｔ１，Ｔ２，Ｔ３，Ｔ４の５ステートにな
る。ＴＨのタイミングでマルチプレクサ１１８はバッフ
ァ１５１に記憶された５Ａ８３Ｈ番地の命令コードをキ
ュー出力バス１５２へ出力し、５Ａ８３Ｈ番地の命令コ
ードがキューに書込まれる。Ｔ４のタイミングでは、マ
ルチプレクサ１１８により内部バス１５０上の５Ａ８５
Ｈ番地，５Ａ８４Ｈ番地の命令コードをキューに書込
む。
地への分岐要求が発生すると、アドレスバス１５１上の
分岐アドレス“５Ａ８３Ｈ”がＢＡＰ１１１に書込まれ
る。ＢＡＰ１１１の第５−１ビットが“００００１”で
あり、バッファ１１７のなかで図３（ｃ）のライン
（２）が選択される。バッファ１１７のライン（２）か
ら出力されるアドレス情報と、ＢＡＰ１１１の第１５−
６ビットは“０１０１１０１０１０Ｂ”と同じである
為、比較器１１２の出力は論理値“１”、有効フラグレ
ジスタ１１５の選択されたビットが論理値“１”、ＯＲ
ゲート１１３２の出力はＢＡＰ１１１の第０ビットが論
理値“１”で偶数番地フラグレジスタ１１６の選択され
たビットが論理値“０”のため論理値“１”で、ＡＮＤ
ゲート１１３１の出力であるヒット信号１５４は論理値
“１”になる。分岐サイクルは図２（ｂ）と同様にバッ
ファ１１７からキューへ書込むステートＴＨが追加さ
れ、ＴＨ，Ｔ１，Ｔ２，Ｔ３，Ｔ４の５ステートにな
る。ＴＨのタイミングでマルチプレクサ１１８はバッフ
ァ１５１に記憶された５Ａ８３Ｈ番地の命令コードをキ
ュー出力バス１５２へ出力し、５Ａ８３Ｈ番地の命令コ
ードがキューに書込まれる。Ｔ４のタイミングでは、マ
ルチプレクサ１１８により内部バス１５０上の５Ａ８５
Ｈ番地，５Ａ８４Ｈ番地の命令コードをキューに書込
む。
【００４５】また、実行部１３０から５Ａ８２Ｈ番地へ
の分岐要求が発生すると、アドレスバス１５１上の分岐
アドレス“５Ａ８２Ｈ”がＢＡＰ１１１に書込まれる。
ＢＡＰ１１１の第５−１ビットが“００００１Ｂ”であ
り、バッファ１１７のなかで図３（ｃ）のライン（２）
が選択される。バッファ１１７から出力されるアドレス
情報と、ＢＡＰ１１１の第１５−６ビットは“０１０１
１０１０１０Ｂ”と同じである為、比較器１１２の出力
は論理値“１”、有効フラグレジスタ１１５の選択され
たビットが論理値“１”、ＯＲゲート１１３２の出力は
ＢＡＰ１１１の選択されたビットが論理値“０”で偶数
番地フラグレジスタ１１６の出力が論理値“０”のため
論理値“０”で、ＡＮＤゲート１１３１の出力であるヒ
ット信号１５４は論理値“０”になる。ヒット信号１５
４が論理値“０”である為、バス制御部１２０で起動さ
れる分岐サイクルにＴＨステートはなく、ヒットステー
ト信号１５３は論理値“０”でマルチプレクサ１１８は
内部バス１５０上の５Ａ８３Ｈ番地，５Ａ８２Ｈ番地の
命令コードをキュー出力バス１５３へ出力する。分岐サ
イクルのＴ４のステートで５Ａ８３Ｈ番地，５Ａ８２Ｈ
番地の命令コードがキューに書込まれる。同時に、図３
（ｄ）に示すようにキューへの書込タイミングで分岐先
アドレスのアドレス情報である“０１０１１０１０１０
Ｂ”と、５Ａ８３Ｈ番地，５Ａ８２Ｈ番地の命令コード
がバッファ１１７のライン（２）に書込まれる。また、
有効フラグレジスタ１１５の選択されたビットには論理
値“１”が、偶数番地分岐フラグレジスタ１１６の選択
されたビットにはインバータ１１３３の出力論理値
“１”が書込まれる。
の分岐要求が発生すると、アドレスバス１５１上の分岐
アドレス“５Ａ８２Ｈ”がＢＡＰ１１１に書込まれる。
ＢＡＰ１１１の第５−１ビットが“００００１Ｂ”であ
り、バッファ１１７のなかで図３（ｃ）のライン（２）
が選択される。バッファ１１７から出力されるアドレス
情報と、ＢＡＰ１１１の第１５−６ビットは“０１０１
１０１０１０Ｂ”と同じである為、比較器１１２の出力
は論理値“１”、有効フラグレジスタ１１５の選択され
たビットが論理値“１”、ＯＲゲート１１３２の出力は
ＢＡＰ１１１の選択されたビットが論理値“０”で偶数
番地フラグレジスタ１１６の出力が論理値“０”のため
論理値“０”で、ＡＮＤゲート１１３１の出力であるヒ
ット信号１５４は論理値“０”になる。ヒット信号１５
４が論理値“０”である為、バス制御部１２０で起動さ
れる分岐サイクルにＴＨステートはなく、ヒットステー
ト信号１５３は論理値“０”でマルチプレクサ１１８は
内部バス１５０上の５Ａ８３Ｈ番地，５Ａ８２Ｈ番地の
命令コードをキュー出力バス１５３へ出力する。分岐サ
イクルのＴ４のステートで５Ａ８３Ｈ番地，５Ａ８２Ｈ
番地の命令コードがキューに書込まれる。同時に、図３
（ｄ）に示すようにキューへの書込タイミングで分岐先
アドレスのアドレス情報である“０１０１１０１０１０
Ｂ”と、５Ａ８３Ｈ番地，５Ａ８２Ｈ番地の命令コード
がバッファ１１７のライン（２）に書込まれる。また、
有効フラグレジスタ１１５の選択されたビットには論理
値“１”が、偶数番地分岐フラグレジスタ１１６の選択
されたビットにはインバータ１１３３の出力論理値
“１”が書込まれる。
【００４６】ここで、本実施例ではバッファのライン数
を３２、バス幅１６ビット、プログラム空間６４Ｋバイ
トとしているが、バッファのライン数を６４、バス幅３
２をビット、プログラム空間を１６Ｍバイトに変更する
こともできる。
を３２、バス幅１６ビット、プログラム空間６４Ｋバイ
トとしているが、バッファのライン数を６４、バス幅３
２をビット、プログラム空間を１６Ｍバイトに変更する
こともできる。
【００４７】次に、本発明の第２の実施例について説明
する。図４は本発明の第２の実施例のブロック図であ
る。本発明のマイクロコンピュータは６４Ｋバイトのプ
ログラム空間でアドレス情報としては１６ビットを要
し、８ビット幅のデータバスを有する。
する。図４は本発明の第２の実施例のブロック図であ
る。本発明のマイクロコンピュータは６４Ｋバイトのプ
ログラム空間でアドレス情報としては１６ビットを要
し、８ビット幅のデータバスを有する。
【００４８】マイクロコンピュータは分岐先命令バッフ
ァ４１０，バス制御部４２０，実行部４３０，８ビット
のデータバス端子４４０，８ビットの内部バス４５０，
１６ビットのアドレスバス４５１，１６ビットのキュー
出力バス４５２から構成される。
ァ４１０，バス制御部４２０，実行部４３０，８ビット
のデータバス端子４４０，８ビットの内部バス４５０，
１６ビットのアドレスバス４５１，１６ビットのキュー
出力バス４５２から構成される。
【００４９】実行部４３０は内部バス４５０，キュー出
力バス４５２に接続され、不図示の命令コードのプリフ
ェッチ用のキューを内蔵しており、キュー出力バス４５
２からキューに入力した命令コードに基づき、論理演算
やデータ転送等の命令処理を行う。
力バス４５２に接続され、不図示の命令コードのプリフ
ェッチ用のキューを内蔵しており、キュー出力バス４５
２からキューに入力した命令コードに基づき、論理演算
やデータ転送等の命令処理を行う。
【００５０】データバス端子４４０は８ビット幅のデー
タ端子であり、内部バス４５０に接続される。
タ端子であり、内部バス４５０に接続される。
【００５１】内部バス４５０は８ビット幅のバスで、デ
ータバス端子４４０，バス制御部４２０，実行部４３０
間のデータの転送に使用される。
ータバス端子４４０，バス制御部４２０，実行部４３０
間のデータの転送に使用される。
【００５２】分岐先命令バッファ４１０は分岐先アドレ
スポインタ（以下ＢＡＰと記す）４１１と比較器４１
２，ＡＮＤゲート４１３１，ＯＲゲート４１３２，イン
バータ４１３３，デコーダ４１４，有効フラグレジスタ
４１５，偶数番地分岐フラグレジスタ４１６，バッファ
４１７，マルチプレクサ４１８，プリバッファ４１９か
ら構成される。
スポインタ（以下ＢＡＰと記す）４１１と比較器４１
２，ＡＮＤゲート４１３１，ＯＲゲート４１３２，イン
バータ４１３３，デコーダ４１４，有効フラグレジスタ
４１５，偶数番地分岐フラグレジスタ４１６，バッファ
４１７，マルチプレクサ４１８，プリバッファ４１９か
ら構成される。
【００５３】バッファ４１７はＢＡＰ４１１，比較器４
１２，デコーダ４１４，マルチプレクサ４１８，プリバ
ッファ４１９と接続する。バッファ４１７は、第２５−
１６ビットに命令コードをフェッチしたアドレス情報、
第１５−０ビットに命令コードを記憶する構成のライン
が３２本で構成され、ＢＡＰ４１１の第５−１ビットを
デコーダ４１４でデコードして１本のラインが選択され
る。
１２，デコーダ４１４，マルチプレクサ４１８，プリバ
ッファ４１９と接続する。バッファ４１７は、第２５−
１６ビットに命令コードをフェッチしたアドレス情報、
第１５−０ビットに命令コードを記憶する構成のライン
が３２本で構成され、ＢＡＰ４１１の第５−１ビットを
デコーダ４１４でデコードして１本のラインが選択され
る。
【００５４】有効フラグレジスタ４１５は３２ビットの
レジスタで、論理値“１”の場合にバッファ４１７に記
憶されたアドレス情報及び命令コードが、分岐処理によ
って書込まれた有効なデータで有ることを示す。ＢＡＰ
４１１の第５−１ビットに基づきデコーダ４１４により
３２ビットのうち１ビットを選択し、ＡＮＤゲート４１
３１へ出力する。システムリセットで全ビット論理値
“０”にリセットされ、分岐処理後の最初のキューへの
書き込みタイミングで選択されたビットに論理値“１”
を書込む。
レジスタで、論理値“１”の場合にバッファ４１７に記
憶されたアドレス情報及び命令コードが、分岐処理によ
って書込まれた有効なデータで有ることを示す。ＢＡＰ
４１１の第５−１ビットに基づきデコーダ４１４により
３２ビットのうち１ビットを選択し、ＡＮＤゲート４１
３１へ出力する。システムリセットで全ビット論理値
“０”にリセットされ、分岐処理後の最初のキューへの
書き込みタイミングで選択されたビットに論理値“１”
を書込む。
【００５５】偶数番地分岐フラグレジスタ４１６は３２
ビットのレジスタで、“１”の場合にバッファ４１７に
記憶されたアドレス情報及び命令コードが、偶数番地へ
の分岐処理によって書込まれたデータで有ることを示
す。ＢＡＰ４１１の第５−１ビットに基づきデコーダ４
１４により３２ビットのうち１ビットを選択して、ＯＲ
ゲート４１３２へ出力する。システムリセットで全ビッ
ト論理値“０”にリセットされ、分岐処理後の最初のキ
ューへの書き込みタイミングで選択されたビットにイン
バータ４１３３の出力を書込む。
ビットのレジスタで、“１”の場合にバッファ４１７に
記憶されたアドレス情報及び命令コードが、偶数番地へ
の分岐処理によって書込まれたデータで有ることを示
す。ＢＡＰ４１１の第５−１ビットに基づきデコーダ４
１４により３２ビットのうち１ビットを選択して、ＯＲ
ゲート４１３２へ出力する。システムリセットで全ビッ
ト論理値“０”にリセットされ、分岐処理後の最初のキ
ューへの書き込みタイミングで選択されたビットにイン
バータ４１３３の出力を書込む。
【００５６】ＢＡＰ４１１は１６ビットのバッファであ
り、実行部４３０から分岐要求が発生したタイミングで
アドレスバス４５１上のアドレスを記憶する。ＢＡＰ４
１１の第０ビットのデータはＯＲゲート４１３２，イン
バータ４１３３の入力となる。ＢＡＰ４１１の第５−１
ビットのデータは有効フラグレジスタ４１５，偶数番地
分岐フラグレジスタ４１６，バッファ４１７の選択信号
として用いられる。ＢＡＰ４１１の第１５−６ビットの
データは比較器４１２，バッファ４１７の入力となる。
り、実行部４３０から分岐要求が発生したタイミングで
アドレスバス４５１上のアドレスを記憶する。ＢＡＰ４
１１の第０ビットのデータはＯＲゲート４１３２，イン
バータ４１３３の入力となる。ＢＡＰ４１１の第５−１
ビットのデータは有効フラグレジスタ４１５，偶数番地
分岐フラグレジスタ４１６，バッファ４１７の選択信号
として用いられる。ＢＡＰ４１１の第１５−６ビットの
データは比較器４１２，バッファ４１７の入力となる。
【００５７】比較器４１２は１０ビットの比較器で、Ｂ
ＡＰ４１１の第１５−６ビットと、バッファ４１７の第
２５−１６ビットに記憶されたアドレス情報を比較し、
一致した場合論理値“１”を、不一致の場合論理値
“０”をＡＮＤゲート４１３１に出力する。
ＡＰ４１１の第１５−６ビットと、バッファ４１７の第
２５−１６ビットに記憶されたアドレス情報を比較し、
一致した場合論理値“１”を、不一致の場合論理値
“０”をＡＮＤゲート４１３１に出力する。
【００５８】ＡＮＤゲート４１３１は４入力のＡＮＤゲ
ートで、比較器４１２の出力とＯＲゲート４１３２の出
力と有効フラグレジスタ４１５の出力が全て論理値
“１”で、分岐サイクル信号４５５が論理値“１”のと
きにヒット信号４５４を論理値“１”にする。
ートで、比較器４１２の出力とＯＲゲート４１３２の出
力と有効フラグレジスタ４１５の出力が全て論理値
“１”で、分岐サイクル信号４５５が論理値“１”のと
きにヒット信号４５４を論理値“１”にする。
【００５９】ＯＲゲート４１３２は２入力のＯＲゲート
で、ＢＡＰ４１１の第０ビットと偶数番地分岐フラグレ
ジスタ４１６の出力のいずれかが論理値“１”の時に論
理値“１”をＡＮＤゲート４１３１に出力する。
で、ＢＡＰ４１１の第０ビットと偶数番地分岐フラグレ
ジスタ４１６の出力のいずれかが論理値“１”の時に論
理値“１”をＡＮＤゲート４１３１に出力する。
【００６０】インバータ４１３３はＢＡＰ４１１の第０
ビットのデータを反転し、偶数番地分岐フラグレジスタ
４１６へ出力する。
ビットのデータを反転し、偶数番地分岐フラグレジスタ
４１６へ出力する。
【００６１】バス制御部４２０は内部バス４５０，アド
レスバス４５１に接続され、分岐先命令バッファ４１０
からヒット信号４５４を入力する。バス制御部４２０は
バスサイクルを起動し、不図示のチップ内部／外部のメ
モリ、Ｉ／Ｏに対するリード／ライト及び命令フェッチ
の制御を行う。ヒット信号４５４が論理値“０”の時の
分岐バスサイクル、およびフェッチサイクルは図５
（ａ）に示すようにＴ１，Ｔ２，Ｔ３，Ｔ４の４ステー
トで、ヒット信号３５４が論理値“１”の時の分岐サイ
クルは図５（ｂ）に示すようにＴＨ，Ｔ１，Ｔ２，Ｔ
３，Ｔ４の５ステートである。ＴＨタイミングでヒット
ステート信号４５３が出力される。
レスバス４５１に接続され、分岐先命令バッファ４１０
からヒット信号４５４を入力する。バス制御部４２０は
バスサイクルを起動し、不図示のチップ内部／外部のメ
モリ、Ｉ／Ｏに対するリード／ライト及び命令フェッチ
の制御を行う。ヒット信号４５４が論理値“０”の時の
分岐バスサイクル、およびフェッチサイクルは図５
（ａ）に示すようにＴ１，Ｔ２，Ｔ３，Ｔ４の４ステー
トで、ヒット信号３５４が論理値“１”の時の分岐サイ
クルは図５（ｂ）に示すようにＴＨ，Ｔ１，Ｔ２，Ｔ
３，Ｔ４の５ステートである。ＴＨタイミングでヒット
ステート信号４５３が出力される。
【００６２】プリバッファ４１９は内部バス４５０と、
マルチプレクサ４１８に接続される１６ビットのバッフ
ァである。偶数番地の命令コードを読み込んだ時に下位
側８ビットに内部バス４５０上の命令コードを記憶し、
奇数番地の命令コードを読み込んだ時に上位側８ビット
に内部バス４５０上の命令コードを記憶する。
マルチプレクサ４１８に接続される１６ビットのバッフ
ァである。偶数番地の命令コードを読み込んだ時に下位
側８ビットに内部バス４５０上の命令コードを記憶し、
奇数番地の命令コードを読み込んだ時に上位側８ビット
に内部バス４５０上の命令コードを記憶する。
【００６３】分岐サイクル後の最初のキューへの書込タ
イミングで、ヒット信号４５４が論理値“０”の場合
に、ＢＡＰ４１１の第５−１ビットで選択されるライン
に対して、ＢＡＰ４１１に記憶された分岐先アドレスの
第１５−６ビットをアドレス情報としてバッファ４１７
の第２５−１６ビットへ、また、分岐サイクルによるフ
ェッチ動作により、プリバッファ４１９に記憶された命
令コードをバッファ４１７の第１５−０ビットへ書込
む。また、バッファ１１７への書込みタイミング以外で
は、バッファ４１７の第２５−１６ビットに記憶された
アドレス情報が比較器１１２へ出力され、第１５−０ビ
ットに記憶された命令コードがマルチプレクサ１１８へ
出力される。
イミングで、ヒット信号４５４が論理値“０”の場合
に、ＢＡＰ４１１の第５−１ビットで選択されるライン
に対して、ＢＡＰ４１１に記憶された分岐先アドレスの
第１５−６ビットをアドレス情報としてバッファ４１７
の第２５−１６ビットへ、また、分岐サイクルによるフ
ェッチ動作により、プリバッファ４１９に記憶された命
令コードをバッファ４１７の第１５−０ビットへ書込
む。また、バッファ１１７への書込みタイミング以外で
は、バッファ４１７の第２５−１６ビットに記憶された
アドレス情報が比較器１１２へ出力され、第１５−０ビ
ットに記憶された命令コードがマルチプレクサ１１８へ
出力される。
【００６４】マルチプレクサ４１８はバッファ４１７
と、プリバッファ４１９，キュー出力バス４５２に接続
され、ヒットステート信号４５３が論理値“１”の時に
バッファ４１７に記憶された命令コードを、ヒットステ
ート信号４５３が論理値“０”の時にプリバッファ４１
９から出力される命令コードを選択し、キュー出力バス
４５２へ出力する。
と、プリバッファ４１９，キュー出力バス４５２に接続
され、ヒットステート信号４５３が論理値“１”の時に
バッファ４１７に記憶された命令コードを、ヒットステ
ート信号４５３が論理値“０”の時にプリバッファ４１
９から出力される命令コードを選択し、キュー出力バス
４５２へ出力する。
【００６５】次に、本発明のマイクロコンピュータの動
作を説明する。本実施例ではデータバス端子４４０，内
部バス４５０が８ビットで、プリバッファ４１９が追加
された点が第１の実施例と異なっている。
作を説明する。本実施例ではデータバス端子４４０，内
部バス４５０が８ビットで、プリバッファ４１９が追加
された点が第１の実施例と異なっている。
【００６６】プリバッファ４１９には偶数番地の命令コ
ードを読み出した時、フェッチサイクルＴ４のタイミン
グでプリバッファ４１９の下位８ビットに命令コードが
記憶される。
ードを読み出した時、フェッチサイクルＴ４のタイミン
グでプリバッファ４１９の下位８ビットに命令コードが
記憶される。
【００６７】奇数番地の命令コードを読み出した時、フ
ェッチサイクルのＴ４のタイミングでプリバッファ４１
９の上位８ビットに命令コードが記憶される。
ェッチサイクルのＴ４のタイミングでプリバッファ４１
９の上位８ビットに命令コードが記憶される。
【００６８】本実施例の分岐動作について説明する。本
実施例のバッファ４１７の構成及び動作は第１の実施例
のマイクロコンピュータのプリバッファ１１７の同じで
あり、バッファ４１７の動作は図３を引用して説明す
る。
実施例のバッファ４１７の構成及び動作は第１の実施例
のマイクロコンピュータのプリバッファ１１７の同じで
あり、バッファ４１７の動作は図３を引用して説明す
る。
【００６９】リセット後に実行部４３０から００００Ｈ
（Ｈは１６進数を示す）番地への分岐要求が発生する
と、アドレスバス４５１上の分岐アドレス“００００
Ｈ”がＢＡＰ４１１に書込まれる。ＢＡＰ４１１の第５
−１ビットが“０００００Ｂ（Ｂは２進数を示す）”で
あり、バッファ４１７のなかで図３（ａ）のライン
（１）が選択される。有効フラグレジスタ４１５の選択
されたビットが論理値“０”であるため、ＡＮＤゲート
４１３１の出力であるヒット信号４５４は論理値“０”
になる。ヒット信号４５４が論理値“０”である為、分
岐サイクルにＴＨステートはない。プリバッファ４１９
は下位側に内部バス４５０上の００００Ｈ番地の命令コ
ードを記憶する。続いて０００１Ｈ番地に対するフェッ
チサイクルが起動され、プリバッファ４１９上位側に内
部バス４５０上のデータを記憶する。フェッチサイクル
は図５（ａ）に示すようにＴ１，Ｔ２，Ｔ３，Ｔ４の４
ステートであり、Ｔ４のステートでプリバッファ４１９
に記憶された０００１Ｈ番地と００００Ｈ番地の命令コ
ードが実行部４３０の内部のキューに書込まれる。同時
に、キューへの書込タイミングで分岐先アドレスのアド
レス情報である“００００００００００Ｂ”と、０００
１Ｈ番地，００００Ｈ番地の命令コードがバッファ４１
７のライン（１）に書込まれる。また、有効フラグレジ
スタ４１５の選択されたビットには論理値“１”が、偶
数番地分岐フラグレジスタ４１６の選択されたビットに
はインバータ４１３３の出力論理値“１”が書込まれ
る。
（Ｈは１６進数を示す）番地への分岐要求が発生する
と、アドレスバス４５１上の分岐アドレス“００００
Ｈ”がＢＡＰ４１１に書込まれる。ＢＡＰ４１１の第５
−１ビットが“０００００Ｂ（Ｂは２進数を示す）”で
あり、バッファ４１７のなかで図３（ａ）のライン
（１）が選択される。有効フラグレジスタ４１５の選択
されたビットが論理値“０”であるため、ＡＮＤゲート
４１３１の出力であるヒット信号４５４は論理値“０”
になる。ヒット信号４５４が論理値“０”である為、分
岐サイクルにＴＨステートはない。プリバッファ４１９
は下位側に内部バス４５０上の００００Ｈ番地の命令コ
ードを記憶する。続いて０００１Ｈ番地に対するフェッ
チサイクルが起動され、プリバッファ４１９上位側に内
部バス４５０上のデータを記憶する。フェッチサイクル
は図５（ａ）に示すようにＴ１，Ｔ２，Ｔ３，Ｔ４の４
ステートであり、Ｔ４のステートでプリバッファ４１９
に記憶された０００１Ｈ番地と００００Ｈ番地の命令コ
ードが実行部４３０の内部のキューに書込まれる。同時
に、キューへの書込タイミングで分岐先アドレスのアド
レス情報である“００００００００００Ｂ”と、０００
１Ｈ番地，００００Ｈ番地の命令コードがバッファ４１
７のライン（１）に書込まれる。また、有効フラグレジ
スタ４１５の選択されたビットには論理値“１”が、偶
数番地分岐フラグレジスタ４１６の選択されたビットに
はインバータ４１３３の出力論理値“１”が書込まれ
る。
【００７０】次に、実行部４３０から０００１Ｈ番地へ
の分岐要求が発生すると、アドレスバス４５１上の分岐
アドレス“０００１Ｈ”がＢＡＰ４１１に書込まれる。
ＢＡＰ４１１の第５−１ビットが“０００００Ｂ”であ
り、バッファ４１７のなかで図３（ｂ）のライン（１）
が選択される。バッファ４１７から出力されるアドレス
情報と、ＢＡＰ４１１の第１５−６ビットは“００００
００００００Ｂ”と同じである為、比較器４１２の出力
は論理値“１”、また有効フラグレジスタ４１５の選択
されたビットが論理値“１”、ＯＲゲート４１３２の出
力はＢＡＰ４１１の第０ビットが論理値“１”で偶数番
地フラグレジスタ４１６の選択されたビットが論理値
“１”のため論理値“１”で、ＡＮＤゲート４１３１の
出力であるヒット信号４５４は論理値“１”になる。ヒ
ット信号４５４が論理値“１”のため、バス制御部４２
０で起動する分岐サイクルには図５（ｂ）に示すように
バッファ４１７からキューへ書込むステートＴＨが追加
され、ＴＨ，Ｔ１，Ｔ２，Ｔ３，Ｔ４の５ステートにな
る。ＴＨのタイミングでヒットステート信号４５３は論
理値“１”になり、マルチプレクサ４１８はバッファ４
１７に記憶された０００１Ｈ番地，００００Ｈ番地の命
令コードをキュー出力バス４５２へ出力し、０００１Ｈ
番地と００００Ｈ番地の命令コードがキューに書込まれ
る。また分岐サイクルのＴ４のタイミングでは、プリバ
ッファ４１９の下位側に内部バス４５０上の０００２Ｈ
番地の命令コードを記憶する。
の分岐要求が発生すると、アドレスバス４５１上の分岐
アドレス“０００１Ｈ”がＢＡＰ４１１に書込まれる。
ＢＡＰ４１１の第５−１ビットが“０００００Ｂ”であ
り、バッファ４１７のなかで図３（ｂ）のライン（１）
が選択される。バッファ４１７から出力されるアドレス
情報と、ＢＡＰ４１１の第１５−６ビットは“００００
００００００Ｂ”と同じである為、比較器４１２の出力
は論理値“１”、また有効フラグレジスタ４１５の選択
されたビットが論理値“１”、ＯＲゲート４１３２の出
力はＢＡＰ４１１の第０ビットが論理値“１”で偶数番
地フラグレジスタ４１６の選択されたビットが論理値
“１”のため論理値“１”で、ＡＮＤゲート４１３１の
出力であるヒット信号４５４は論理値“１”になる。ヒ
ット信号４５４が論理値“１”のため、バス制御部４２
０で起動する分岐サイクルには図５（ｂ）に示すように
バッファ４１７からキューへ書込むステートＴＨが追加
され、ＴＨ，Ｔ１，Ｔ２，Ｔ３，Ｔ４の５ステートにな
る。ＴＨのタイミングでヒットステート信号４５３は論
理値“１”になり、マルチプレクサ４１８はバッファ４
１７に記憶された０００１Ｈ番地，００００Ｈ番地の命
令コードをキュー出力バス４５２へ出力し、０００１Ｈ
番地と００００Ｈ番地の命令コードがキューに書込まれ
る。また分岐サイクルのＴ４のタイミングでは、プリバ
ッファ４１９の下位側に内部バス４５０上の０００２Ｈ
番地の命令コードを記憶する。
【００７１】以上説明したようにプリバッファ４１９を
追加することでデータバス端子を８ビットとした場合に
もバッファ４１７への書込みの制御、バッファ４１７に
分岐先の命令コードが記憶されている場合の制御等は、
第１の実施例と同様の構成で実現できる。
追加することでデータバス端子を８ビットとした場合に
もバッファ４１７への書込みの制御、バッファ４１７に
分岐先の命令コードが記憶されている場合の制御等は、
第１の実施例と同様の構成で実現できる。
【００７２】
【発明の効果】以上説明したように、本発明によれば、
バッファ内に分岐先アドレスの命令コードが記憶されて
いる場合は１ステートで分岐先の命令コードを読み出す
ことができ分岐処理にともなうパイプラインの乱れを排
除することができる。ハードウェア的には、単純な比較
回路，ゲート回路と、最小限のバッファ回路で実現する
ことが可能で、バッファへの書込み動作も、本来の分岐
サイクルと同時に行え、バッファに書込む為の専用サイ
クルも不要になる等、既存のハードウェアを流用し、マ
イクロコンピュータに容易に内蔵することができる。
バッファ内に分岐先アドレスの命令コードが記憶されて
いる場合は１ステートで分岐先の命令コードを読み出す
ことができ分岐処理にともなうパイプラインの乱れを排
除することができる。ハードウェア的には、単純な比較
回路，ゲート回路と、最小限のバッファ回路で実現する
ことが可能で、バッファへの書込み動作も、本来の分岐
サイクルと同時に行え、バッファに書込む為の専用サイ
クルも不要になる等、既存のハードウェアを流用し、マ
イクロコンピュータに容易に内蔵することができる。
【００７３】また、割込み処理を含む全ての分岐処理に
有効であるなど汎用性に優れており、本発明の採用によ
る実用的効果は極めて高い。
有効であるなど汎用性に優れており、本発明の採用によ
る実用的効果は極めて高い。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第１の実施例のタイミング図である。
【図３】本発明の第１の実施例のバッファの利用状態を
示す図である。
示す図である。
【図４】本発明の第２の実施例のブロック図である。
【図５】本発明の第２の実施例のタイミング図である。
【図６】従来の技術のブロック図である。
Claims (3)
- 【請求項１】 命令コードを記憶するプログラムメモリ
と、前記命令コードを解読し各種命令処理を実行する中
央処理部とを備えた情報処理装置であって、前記中央処
理部は、分岐処理実行時の分岐先アドレスを記憶する第
一の記憶手段と、前記分岐処理の実行により分岐先アド
レスに基づくアドレス情報と前記プログラムメモリの分
岐先アドレスから読み出した命令コードとを一組の制御
情報としこれを複数記憶する第二の記憶手段と、前記複
数の制御情報の各々に対応して存在し該制御情報が有効
なデータであることを示す複数のフラグと、前記第一の
記憶手段が記憶する分岐先アドレスと前記第二の記憶手
段が記憶するアドレス情報とを比較し、一致且つ対応す
る前記フラグが有効状態であれば一致検出信号をアクテ
ィブにする一致検出手段と、前記一致検出信号がアクテ
ィブの場合は一致した前記アドレス情報を含む制御情報
に属する命令コードを前記第二の記憶手段から読み出し
て選択し、前記一致検出信号が非アクティブの場合は前
記プログラムメモリから読み出した命令コードを選択し
て実行する命令コード選択手段と、前記一致検出信号が
非アクティブの場合は前記分岐処理の実行時に分岐先ア
ドレスと前記プログラムメモリの前記分岐先アドレスか
ら読み出した命令コードを用いて前記第二の記憶手段の
制御情報を書き変える制御情報更新手段とを備えている
ことを特徴とする情報処理装置。 - 【請求項２】 前記第２の記憶手段における前記制御情
報の命令コードは、偶数番地と奇数番地の連続する２ア
ドレス分の命令コードから構成された請求項１記載の情
報処理装置。 - 【請求項３】 前記フラグは、前記第２の記憶手段に記
憶された制御情報が分岐処理によって記憶された有効な
データであることを示す第１のフラグと、前記第２の記
憶手段に記憶された制御情報の偶数番地に対応する命令
コードが有効なデータであることを示す第２のフラグで
構成された請求項１記載の情報処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184245A JP2773471B2 (ja) | 1991-07-24 | 1991-07-24 | 情報処理装置 |
| US07/917,286 US5386519A (en) | 1991-07-24 | 1992-07-23 | Information processing apparatus incorporating buffer storing a plurality of branch target instructions for branch instructions and interrupt requests |
| KR1019920013385A KR950010825B1 (ko) | 1991-07-24 | 1992-07-24 | 분기 타겟 명령 버퍼를 내장한 마이크로컴퓨터 |
| EP92112682A EP0525666B1 (en) | 1991-07-24 | 1992-07-24 | Information processing apparatus incorporating branch target instruction buffer |
| DE69230238T DE69230238T2 (de) | 1991-07-24 | 1992-07-24 | Informationsverarbeitungsvorrichtung mit Verzweigungsziel-Befehlspufferspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184245A JP2773471B2 (ja) | 1991-07-24 | 1991-07-24 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0527971A true JPH0527971A (ja) | 1993-02-05 |
| JP2773471B2 JP2773471B2 (ja) | 1998-07-09 |
Family
ID=16149929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184245A Expired - Lifetime JP2773471B2 (ja) | 1991-07-24 | 1991-07-24 | 情報処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5386519A (ja) |
| EP (1) | EP0525666B1 (ja) |
| JP (1) | JP2773471B2 (ja) |
| KR (1) | KR950010825B1 (ja) |
| DE (1) | DE69230238T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020618A (en) * | 1994-03-30 | 2000-02-01 | Denso Corporation | Semiconductor device in which thin silicon portions are formed by electrochemical stop etching method |
| US7340587B2 (en) | 2004-06-15 | 2008-03-04 | Seiko Epson Corporation | Information processing apparatus, microcomputer, and electronic computer |
Families Citing this family (14)
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