JPH04245470A - バッファ回路 - Google Patents
バッファ回路Info
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- JPH04245470A JPH04245470A JP3029547A JP2954791A JPH04245470A JP H04245470 A JPH04245470 A JP H04245470A JP 3029547 A JP3029547 A JP 3029547A JP 2954791 A JP2954791 A JP 2954791A JP H04245470 A JPH04245470 A JP H04245470A
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- JP
- Japan
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- transistor
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- output
- buffer circuit
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- 230000003071 parasitic effect Effects 0.000 claims abstract description 18
- 230000007704 transition Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はバッファ回路に関し、特にＮチャ
ネル・オープンドレインあるいはＰチャネル・オープン
ドレインのバッファ回路に関する。
ネル・オープンドレインあるいはＰチャネル・オープン
ドレインのバッファ回路に関する。
【０００２】
【従来技術】従来、この種のオープンドレインバッファ
回路は、図５や図６に示されている構成になっていた。 図５は、従来のＮチャネル・オープンドレインバッファ
回路の構成例である。図において、ＮチャネルＭＯＳト
ランジスタＴ１６のゲート電極は入力端子ＩＮと接続さ
れ、ソース電極はＧＮＤ に接続され、ドレイン電極は
出力端子ＯＵＴ のみに接続されている。
回路は、図５や図６に示されている構成になっていた。 図５は、従来のＮチャネル・オープンドレインバッファ
回路の構成例である。図において、ＮチャネルＭＯＳト
ランジスタＴ１６のゲート電極は入力端子ＩＮと接続さ
れ、ソース電極はＧＮＤ に接続され、ドレイン電極は
出力端子ＯＵＴ のみに接続されている。
【０００３】かかる構成のバッファ回路において、入力
端子ＩＮにハイレベルの電圧を印加するとＮチャネル型
のトランジスタＴ１６はオン状態になり、出力端子ＯＵ
Ｔ の電圧は、ローレベルとなる。一方、入力端子ＩＮ
にローレベルの電圧を印加するとトランジスタＴ１６は
オフ状態になり、出力端子ＯＵＴ の状態はハイインピ
ーダンス状態になる。
端子ＩＮにハイレベルの電圧を印加するとＮチャネル型
のトランジスタＴ１６はオン状態になり、出力端子ＯＵ
Ｔ の電圧は、ローレベルとなる。一方、入力端子ＩＮ
にローレベルの電圧を印加するとトランジスタＴ１６は
オフ状態になり、出力端子ＯＵＴ の状態はハイインピ
ーダンス状態になる。
【０００４】また、図６は、従来のＰチャネル・オープ
ンドレインバッファ回路の構成例である。図において、
ＰチャネルＭＯＳトランジスタＴ２６のゲート電極は入
力端子ＩＮと接続され、ソース電極はＶｃｃに接続され
、ドレイン電極は出力端子ＯＵＴ のみに接続されてい
る。
ンドレインバッファ回路の構成例である。図において、
ＰチャネルＭＯＳトランジスタＴ２６のゲート電極は入
力端子ＩＮと接続され、ソース電極はＶｃｃに接続され
、ドレイン電極は出力端子ＯＵＴ のみに接続されてい
る。
【０００５】かかる構成のバッファ回路において、入力
端子ＩＮにローレベルの電圧を印加するとＰチャネル型
のトランジスタＴ２６はオン状態になり、出力端子ＯＵ
Ｔ の電圧は、ハイレベルとなる。一方、入力端子ＩＮ
にハイレベルの電圧を印加するとトランジスタＴ２６は
オフ状態になり、出力端子ＯＵＴ の状態はハイインピ
ーダンス状態になる。
端子ＩＮにローレベルの電圧を印加するとＰチャネル型
のトランジスタＴ２６はオン状態になり、出力端子ＯＵ
Ｔ の電圧は、ハイレベルとなる。一方、入力端子ＩＮ
にハイレベルの電圧を印加するとトランジスタＴ２６は
オフ状態になり、出力端子ＯＵＴ の状態はハイインピ
ーダンス状態になる。
【０００６】しかし、上述した図５及び図６に示されて
いる従来のバッファ回路では、１本の信号線を複数のデ
バイスが時分割シェアリングする場合、それらのデバイ
スがオープンドレインで構成された従来のバッファ回路
を用いていると、信号の立上り（Ｎチャネル・オープン
ドレインの場合）又は立下り（Ｐチャネル・オープンド
レインの場合）が遅れるという欠点がある。
いる従来のバッファ回路では、１本の信号線を複数のデ
バイスが時分割シェアリングする場合、それらのデバイ
スがオープンドレインで構成された従来のバッファ回路
を用いていると、信号の立上り（Ｎチャネル・オープン
ドレインの場合）又は立下り（Ｐチャネル・オープンド
レインの場合）が遅れるという欠点がある。
【０００７】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的はオープンドレイ
ンの特性を保ちつつ、出力の立上り又は立下りに要する
時間を短縮できるバッファ回路を提供することである。
ためになされたものであり、その目的はオープンドレイ
ンの特性を保ちつつ、出力の立上り又は立下りに要する
時間を短縮できるバッファ回路を提供することである。
【０００８】
【発明の構成】本発明によるバッファ回路は、ＭＯＳト
ランジスタと、前記ＭＯＳトランジスタのオンからオフ
へのゲート駆動入力レベルの遷移に応答して該トランジ
スタのドレイン出力における寄生容量を充電する充電回
路と、この寄生容量の充電電圧が所定レベルに達したと
きに前記充電回路をオフ状態に保持する保持回路とを有
することを特徴とする。
ランジスタと、前記ＭＯＳトランジスタのオンからオフ
へのゲート駆動入力レベルの遷移に応答して該トランジ
スタのドレイン出力における寄生容量を充電する充電回
路と、この寄生容量の充電電圧が所定レベルに達したと
きに前記充電回路をオフ状態に保持する保持回路とを有
することを特徴とする。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明によるバッファ回路の第１の
実施例の構成を示す回路図であり、図５と同等部分は同
一符号により示されている。図において、本実施例のバ
ッファ回路は、４つのＰチャネル型トランジスタＴ１１
〜Ｔ１３、Ｔ１５と２つのＮチャネル型トランジスタＴ
１４、Ｔ１６とを含んで構成されている。
実施例の構成を示す回路図であり、図５と同等部分は同
一符号により示されている。図において、本実施例のバ
ッファ回路は、４つのＰチャネル型トランジスタＴ１１
〜Ｔ１３、Ｔ１５と２つのＮチャネル型トランジスタＴ
１４、Ｔ１６とを含んで構成されている。
【００１１】Ｐチャネル型の第１のトランジスタＴ１１
のソース電極は、電源Ｖｃｃに接続されており、そのド
レイン電極はＰチャネル型の第２のトランジスタＴ１２
のソース電極と接続されている。Ｐチャネル型の第２の
トランジスタＴ１２のドレイン電極はＰチャネル型の第
３のトランジスタＴ１３及びＮチャネル型の第４のトラ
ンジスタＴ１４のゲート電極と接続されるとともに、プ
ルダウン抵抗Ｒｄ を介してＧＮＤ に接続されている
。
のソース電極は、電源Ｖｃｃに接続されており、そのド
レイン電極はＰチャネル型の第２のトランジスタＴ１２
のソース電極と接続されている。Ｐチャネル型の第２の
トランジスタＴ１２のドレイン電極はＰチャネル型の第
３のトランジスタＴ１３及びＮチャネル型の第４のトラ
ンジスタＴ１４のゲート電極と接続されるとともに、プ
ルダウン抵抗Ｒｄ を介してＧＮＤ に接続されている
。
【００１２】また、Ｐチャネル型の第３のトランジスタ
Ｔ１３のソース電極は電源Ｖｃｃに接続され、Ｎチャネ
ル型の第４のトランジスタＴ１４のソース電極はＧＮＤ
に接続されていてる。これら両トランジスタＴ１３及
びＴ１４によりインバータが構成される。
Ｔ１３のソース電極は電源Ｖｃｃに接続され、Ｎチャネ
ル型の第４のトランジスタＴ１４のソース電極はＧＮＤ
に接続されていてる。これら両トランジスタＴ１３及
びＴ１４によりインバータが構成される。
【００１３】Ｐチャネル型の第３のトランジスタＴ１３
のドレイン電極及びＮチャネル型の第４のトランジスタ
Ｔ１４のドレイン電極はともにＰチャネル型の第５のト
ランジスタＴ１５のゲート電極に接続されている。Ｐチ
ャネル型の第５のトランジスタＴ１５のソース電極はＶ
ｃｃに接続されており、ドレイン電極はチャネル型の第
６のトランジスタのドレイン電極とともに出力端子ＯＵ
Ｔ に接続されるとともにＰチャネル型の第１のトラン
ジスタＴ１１のゲート電極に接続されている。
のドレイン電極及びＮチャネル型の第４のトランジスタ
Ｔ１４のドレイン電極はともにＰチャネル型の第５のト
ランジスタＴ１５のゲート電極に接続されている。Ｐチ
ャネル型の第５のトランジスタＴ１５のソース電極はＶ
ｃｃに接続されており、ドレイン電極はチャネル型の第
６のトランジスタのドレイン電極とともに出力端子ＯＵ
Ｔ に接続されるとともにＰチャネル型の第１のトラン
ジスタＴ１１のゲート電極に接続されている。
【００１４】さらにまた、Ｎチャネル型の第６のトラン
ジスタＴ１６のソース電極はＧＮＤ に接続されており
、ゲート電極はＰチャネル型の第２のトランジスタＴ１
２のゲート電極とともに入力端子ＩＮに接続されている
。なお、Ｃ１ は寄生容量である。
ジスタＴ１６のソース電極はＧＮＤ に接続されており
、ゲート電極はＰチャネル型の第２のトランジスタＴ１
２のゲート電極とともに入力端子ＩＮに接続されている
。なお、Ｃ１ は寄生容量である。
【００１５】次に、図２を参照しつつ回路の動作につい
て説明する。
て説明する。
【００１６】入力端子ＩＮの印加電圧がローレベルから
ハイレベルになると、トランジスタＴ１２はオフ状態に
なり、トランジスタＴ１３及びＴ１４で構成されたイン
バータ部分の入力はプルダウン抵抗Ｒｄ によってロー
レベルになり、その出力は反転されてハイレベルになる
。その結果、トランジスタＴ１５はオフ状態になるが、
同時に入力端子にハイレベルの電圧が印加されているこ
とからトランジスタＴ１６がオン状態になり、寄生容量
Ｃ１ は放電されて出力端子ＯＵＴ はローレベルとな
る。その結果、トランジスタＴ１１はオン状態になる。
ハイレベルになると、トランジスタＴ１２はオフ状態に
なり、トランジスタＴ１３及びＴ１４で構成されたイン
バータ部分の入力はプルダウン抵抗Ｒｄ によってロー
レベルになり、その出力は反転されてハイレベルになる
。その結果、トランジスタＴ１５はオフ状態になるが、
同時に入力端子にハイレベルの電圧が印加されているこ
とからトランジスタＴ１６がオン状態になり、寄生容量
Ｃ１ は放電されて出力端子ＯＵＴ はローレベルとな
る。その結果、トランジスタＴ１１はオン状態になる。
【００１７】ここで、入力端子ＩＮにローレベルの電圧
が印加されると、まず、トランジスタＴ１６はオフ状態
になり、出力端子ＯＵＴ はハイインピーダンス状態に
なる。 それと同時にトランジスタＴ１２もオン状態になってい
るので、トランジスタＴ１３及びＴ１４で構成されたイ
ンバータ部分の入力がハイレベルとなり、その出力はロ
ーレベルになる。その結果、トランジスタＴ１５はオン
状態になり、寄生容量Ｃ１ が充電されて出力端子ＯＵ
Ｔ はハイレベルとなる。
が印加されると、まず、トランジスタＴ１６はオフ状態
になり、出力端子ＯＵＴ はハイインピーダンス状態に
なる。 それと同時にトランジスタＴ１２もオン状態になってい
るので、トランジスタＴ１３及びＴ１４で構成されたイ
ンバータ部分の入力がハイレベルとなり、その出力はロ
ーレベルになる。その結果、トランジスタＴ１５はオン
状態になり、寄生容量Ｃ１ が充電されて出力端子ＯＵ
Ｔ はハイレベルとなる。
【００１８】寄生容量Ｃ１ の充電により、出力端子Ｏ
ＵＴ がハイレベルになると、トランジスタＴ１１はオ
フ状態になり、トランジスタＴ１３及びトランジスタＴ
１４で構成されたインバータ部分の入力が再びプルダウ
ン抵抗Ｒｄ によってローレベルとなるため、その出力
はハイレベルとなる。その結果、寄生容量Ｃ１ の充電
後にトランジスタＴ１５はオフ状態になり、出力端子Ｏ
ＵＴ はハイインピーダンス状態に保持され、安定する
。
ＵＴ がハイレベルになると、トランジスタＴ１１はオ
フ状態になり、トランジスタＴ１３及びトランジスタＴ
１４で構成されたインバータ部分の入力が再びプルダウ
ン抵抗Ｒｄ によってローレベルとなるため、その出力
はハイレベルとなる。その結果、寄生容量Ｃ１ の充電
後にトランジスタＴ１５はオフ状態になり、出力端子Ｏ
ＵＴ はハイインピーダンス状態に保持され、安定する
。
【００１９】このように、入力がハイレベルからローレ
ベルに遷移する際、出力を一度ハイレベル側にドライブ
して寄生容量Ｃ１ を充電した後ハイインピーダンス状
態にするため、出力の立上りに要する時間を短縮するこ
とができる。つまり、従来のＮチャネル・オープンドレ
インバッファでは、プルアップ抵抗によって出力をハイ
レベルにしているため立上りが遅れてしまうのに対し、
本実施例回路ではそれより立上り時間が短くなるのであ
る。
ベルに遷移する際、出力を一度ハイレベル側にドライブ
して寄生容量Ｃ１ を充電した後ハイインピーダンス状
態にするため、出力の立上りに要する時間を短縮するこ
とができる。つまり、従来のＮチャネル・オープンドレ
インバッファでは、プルアップ抵抗によって出力をハイ
レベルにしているため立上りが遅れてしまうのに対し、
本実施例回路ではそれより立上り時間が短くなるのであ
る。
【００２０】また、図３は本発明によるバッファ回路の
第２の実施例の構成を示す回路図であり、図６と同等部
分は同一符号により示されている。図において、本実施
例のバッファ回路は、４つのＮチャネル型トランジスタ
Ｔ２１〜Ｔ２３、Ｔ２５と、２つのＰチャネル型のトラ
ンジスタＴ２４、Ｔ２６とを含んで構成されている。
第２の実施例の構成を示す回路図であり、図６と同等部
分は同一符号により示されている。図において、本実施
例のバッファ回路は、４つのＮチャネル型トランジスタ
Ｔ２１〜Ｔ２３、Ｔ２５と、２つのＰチャネル型のトラ
ンジスタＴ２４、Ｔ２６とを含んで構成されている。
【００２１】Ｎチャネル型の第１のトランジスタＴ２１
のソース電極はＧＮＤ に接続されており、ドレイン電
極はＮチャネル型の第２のトランジスタＴ２２のソース
電極と接続されている。Ｎチャネル型の第２のトランジ
スタＴ２２のドレイン電極はＮチャネル型の第３のトラ
ンジスタＴ２３及びＰチャネル型の第４のトランジスタ
Ｔ２４のゲート電極と接続されるとともに、プルアップ
抵抗Ｒｕ を介して電源Ｖｃｃに接続されている。
のソース電極はＧＮＤ に接続されており、ドレイン電
極はＮチャネル型の第２のトランジスタＴ２２のソース
電極と接続されている。Ｎチャネル型の第２のトランジ
スタＴ２２のドレイン電極はＮチャネル型の第３のトラ
ンジスタＴ２３及びＰチャネル型の第４のトランジスタ
Ｔ２４のゲート電極と接続されるとともに、プルアップ
抵抗Ｒｕ を介して電源Ｖｃｃに接続されている。
【００２２】また、Ｎチャネル型の第３のトランジスタ
Ｔ２３のソース電極はＧＮＤ に接続され、Ｐチャネル
型第４のトランジスタＴ２４のソース電極は電源Ｖｃｃ
に接続されている。これら両トランジスタＴ２３及びＴ
２４によりインバータが構成される。
Ｔ２３のソース電極はＧＮＤ に接続され、Ｐチャネル
型第４のトランジスタＴ２４のソース電極は電源Ｖｃｃ
に接続されている。これら両トランジスタＴ２３及びＴ
２４によりインバータが構成される。
【００２３】Ｎチャネル型の第３のトランジスタＴ２３
のドレイン電極及びＰチャネル型の第４のトランジスタ
Ｔ２４のドレイン電極はともにＮチャネル型の第５のト
ランジスタＴ２５のゲート電極に接続されている。Ｎチ
ャネル型の第５のトランジスタＴ２５のソース電極はＧ
ＮＤ に接続されており、ドレイン電極はＰチャネル型
の第６のトランジスタのドレイン電極とともに出力端子
ＯＵＴ に接続されるとともにＮチャネル型の第１のト
ランジスタＴ２１のゲート電極に接続されている。
のドレイン電極及びＰチャネル型の第４のトランジスタ
Ｔ２４のドレイン電極はともにＮチャネル型の第５のト
ランジスタＴ２５のゲート電極に接続されている。Ｎチ
ャネル型の第５のトランジスタＴ２５のソース電極はＧ
ＮＤ に接続されており、ドレイン電極はＰチャネル型
の第６のトランジスタのドレイン電極とともに出力端子
ＯＵＴ に接続されるとともにＮチャネル型の第１のト
ランジスタＴ２１のゲート電極に接続されている。
【００２４】さらにまた、Ｐチャネル型の第６のトラン
ジスタＴ２６のソース電極はＶｃｃに接続されており、
ゲート電極はＮチャネル型の第２のトランジスタＴ２２
のゲート電極とともに入力端子ＩＮに接続されている。 なお、Ｃ２ は、寄生容量である。
ジスタＴ２６のソース電極はＶｃｃに接続されており、
ゲート電極はＮチャネル型の第２のトランジスタＴ２２
のゲート電極とともに入力端子ＩＮに接続されている。 なお、Ｃ２ は、寄生容量である。
【００２５】次に、図４を参照しつつ回路の動作につい
て説明する。
て説明する。
【００２６】入力端子ＩＮの印加電圧がハイレベルから
ローレベルになると、トランジスタＴ２２はオフ状態に
なり、トランジスタＴ２３及びＴ２４で構成されたイン
バータ部分の入力はプルアップ抵抗Ｒｕ によってハイ
レベルになり、その出力は反転されてローレベルになる
。その結果、トランジスタＴ２５はオフ状態になるが、
同時に入力端子にローレベルの電圧が印加されているこ
とからトランジスタＴ２６がオン状態になり、寄生容量
Ｃ２ が充電されて、出力端子ＯＵＴ は、ハイレベル
となる。その結果、トランジスタ２１はオン状態になる
。
ローレベルになると、トランジスタＴ２２はオフ状態に
なり、トランジスタＴ２３及びＴ２４で構成されたイン
バータ部分の入力はプルアップ抵抗Ｒｕ によってハイ
レベルになり、その出力は反転されてローレベルになる
。その結果、トランジスタＴ２５はオフ状態になるが、
同時に入力端子にローレベルの電圧が印加されているこ
とからトランジスタＴ２６がオン状態になり、寄生容量
Ｃ２ が充電されて、出力端子ＯＵＴ は、ハイレベル
となる。その結果、トランジスタ２１はオン状態になる
。
【００２７】ここで、入力端子ＩＮにハイレベルの電圧
が印加されると、まず、トランジスタＴ２６はオフ状態
になり、出力端子ＯＵＴ はハイインピーダンス状態に
なる。 それと同時にトランジスタＴ２２もオン状態になってい
るので、トランジスタＴ２３及びＴ２４で構成されたイ
ンバータ部分の入力がローレベルとなり、その出力はハ
イレベルになる。その結果、トランジスタＴ２５はオン
状態になり、寄生容量Ｃ２ が放電されて出力端子ＯＵ
Ｔ はローレベルとなる。
が印加されると、まず、トランジスタＴ２６はオフ状態
になり、出力端子ＯＵＴ はハイインピーダンス状態に
なる。 それと同時にトランジスタＴ２２もオン状態になってい
るので、トランジスタＴ２３及びＴ２４で構成されたイ
ンバータ部分の入力がローレベルとなり、その出力はハ
イレベルになる。その結果、トランジスタＴ２５はオン
状態になり、寄生容量Ｃ２ が放電されて出力端子ＯＵ
Ｔ はローレベルとなる。
【００２８】寄生容量のＣ２ の放電により、出力端子
ＯＵＴ がローレベルになると、トランジスタＴ２１は
オフ状態になり、トランジスタＴ２３及びトランジスタ
Ｔ２４で構成されたインバータ部分の入力が再びプルア
ップ抵抗Ｒｕ によってハイレベルとなるため、その出
力はローレベルとなる。その結果、寄生容量Ｃ２ の充
電後にトランジスタＴ２５はオフ状態になり、出力端子
ＯＵＴ はハイインピーダンス状態に保持され、安定す
る。
ＯＵＴ がローレベルになると、トランジスタＴ２１は
オフ状態になり、トランジスタＴ２３及びトランジスタ
Ｔ２４で構成されたインバータ部分の入力が再びプルア
ップ抵抗Ｒｕ によってハイレベルとなるため、その出
力はローレベルとなる。その結果、寄生容量Ｃ２ の充
電後にトランジスタＴ２５はオフ状態になり、出力端子
ＯＵＴ はハイインピーダンス状態に保持され、安定す
る。
【００２９】このように、入力がローレベルからハイレ
ベルに遷移する際、出力を一度ローレベル側にドライブ
して寄生容量Ｃ２ を放電した後、ハイインピーダンス
状態にするため、出力の立下りに要する時間を短縮する
ことができる。つまり、従来のＰチャネル・オープンド
レインバッファでは、プルダウン抵抗によって出力をロ
ーレベルにしているため立下りが遅れてしまうのに対し
、本実施例回路ではそれより立下り時間が短くなるので
ある。
ベルに遷移する際、出力を一度ローレベル側にドライブ
して寄生容量Ｃ２ を放電した後、ハイインピーダンス
状態にするため、出力の立下りに要する時間を短縮する
ことができる。つまり、従来のＰチャネル・オープンド
レインバッファでは、プルダウン抵抗によって出力をロ
ーレベルにしているため立下りが遅れてしまうのに対し
、本実施例回路ではそれより立下り時間が短くなるので
ある。
【００３０】なお、上述の第１及び第２の実施例におい
ては、全てＣＭＯＳトランジスタで回路を構成している
ため、消費電力が少なくて済む。また、上述の実施例の
バッファ回路をファンクションブロックとしてライブラ
リに備えておけば、マスタスライス方式によるＬＳＩ設
計が実現できる。
ては、全てＣＭＯＳトランジスタで回路を構成している
ため、消費電力が少なくて済む。また、上述の実施例の
バッファ回路をファンクションブロックとしてライブラ
リに備えておけば、マスタスライス方式によるＬＳＩ設
計が実現できる。
【００３１】
【発明の効果】以上説明したように本発明は、オープン
ドレインの特性を保ちつつ、入力信号がディセーブル状
態になったときに、一度出力を逆側の電位レベルにドラ
イブして、その後出力をハイインピーダンス状態にする
ことにより、出力の立上り（Ｎチャネル・オープンドレ
インの場合）又立下り（Ｐチャネル・オープンドレイン
の場合）に要する時間を短縮できるという効果がある。
ドレインの特性を保ちつつ、入力信号がディセーブル状
態になったときに、一度出力を逆側の電位レベルにドラ
イブして、その後出力をハイインピーダンス状態にする
ことにより、出力の立上り（Ｎチャネル・オープンドレ
インの場合）又立下り（Ｐチャネル・オープンドレイン
の場合）に要する時間を短縮できるという効果がある。
【図１】本発明の第１の実施例によるバッファ回路の構
成を示す回路図である。
成を示す回路図である。
【図２】図１の回路の動作を示す波形図である。
【図３】本発明の第２の実施例によるバッファ回路の構
成を示す回路図である。
成を示す回路図である。
【図４】図３の回路の動作を示す波形図である。
【図５】従来のＮチャネル・オープンドレインバッファ
の回路図である。
の回路図である。
【図６】従来のＰチャネル・オープンドレインバッファ
の回路図である。
の回路図である。
Ｔ１１〜Ｔ１３、Ｔ１５、Ｔ２４、Ｔ２６ Ｐチャネ
ル型トランジスタ Ｔ１４、Ｔ１６、Ｔ２１〜Ｔ２３、Ｔ２５ Ｎチャネ
ル型トランジスタ
ル型トランジスタ Ｔ１４、Ｔ１６、Ｔ２１〜Ｔ２３、Ｔ２５ Ｎチャネ
ル型トランジスタ
Claims (1)
- 【請求項１】 ＭＯＳトランジスタと、前記ＭＯＳト
ランジスタのオンからオフへのゲート駆動入力レベルの
遷移に応答して該トランジスタのドレイン出力における
寄生容量を充電する充電回路と、この寄生容量の充電電
圧が所定レベルに達したときに前記充電回路をオフ状態
に保持する保持回路とを有することを特徴とするバッフ
ァ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029547A JP2690624B2 (ja) | 1991-01-30 | 1991-01-30 | バッファ回路 |
| US07/827,433 US5323063A (en) | 1991-01-30 | 1992-01-29 | Buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029547A JP2690624B2 (ja) | 1991-01-30 | 1991-01-30 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04245470A true JPH04245470A (ja) | 1992-09-02 |
| JP2690624B2 JP2690624B2 (ja) | 1997-12-10 |
Family
ID=12279162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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