JPH04245501A - 変換コマンドワードを用いたアナログ−デジタル変換システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般的にはアナログ
−デジタル変換器に関し、かつ、より特定的には、自動
的な、プログラム可能なＡ／Ｄ変換シーケンスを有する
Ａ／Ｄ変換器システムおよびこれを用いる方法に関する
。

【０００２】

【従来の技術】本発明は、たとえば、自動車用制御シス
テムにおいてアナログ情報のコンピュータ検知のために
、アナログ信号をデジタル信号に変換することを必要と
する用途に有用性がある。さらに説明すると、自動車用
エンジン制御システムにおいては、マイクロコンピュー
タは種々の変換器からのアナログ信号情報をそれが該マ
イクロコンピュータによって処理できるようになる前に
デジタル信号情報に変換されることを要求する。そのよ
うなアナログ信号情報の例はマニフォルド圧力、酸素、
回転速度、オペレータ入力、バッテリ電圧、アンチノッ
ク、その他についてのセンサの出力である。典型的な自
動車の用途においては、多くの異なるアナログ信号が変
換される必要がある。典型的には、ホスト中央処理ユニ
ット（ＣＰＵ）のソフトウエアはどのアナログチャネル
がサンプルされる必要があるか、何時それらがサンプル
されるべきか、そしてどのようにそれらがサンプルされ
るべきかを特定する。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術のＡ／Ｄ変換システムはホストシステムの
ソフトウエアに各々の変換を開始しかつ次に該変換が完
了するのを待機する負担を負わせるという不都合を有し
ていた。従って、ホストシステムのソフトウエアがサン
プリングを開始し、変換し、かつＡ／Ｄ変換器からの結
果を記憶する責務から解放されるＡ／Ｄ変換器システム
を提供することが大いに必要となる。従って、本発明の
目的は、ホストシステムのソフトウエアの介在を最小限
にしながら、アナログ入力のサンプリングおよび変換、
およびデジタル結果の記憶を制御するＡ／Ｄ変換器シス
テムおよび方法を提供することにある。本発明の他の目
的は、全変換シーケンスを制御するためのパラメータが
初期的にテーブルにロードされかつその後Ａ／Ｄ変換シ
ステムがホストシステムのソフトウエアのさらなる介在
なしに技術的に所望のサンプリングおよび変換を実行す
るＡ／Ｄ変換器システムおよび方法を提供することにあ
る。本発明のさらに他の目的は、ホストシステムのソフ
トウエアが変換シーケンスを制御するためのパラメータ
を動的に変更できるＡ／Ｄ変換器システムおよび方法を
提供することにある。

【０００４】

【課題を解決するための手段および作用】本発明は上記
要求をメインシステムのＣＰＵの介在なしに複数のアナ
ログチャネルが自動的にＡ／Ｄ変換器モジュールにより
サンプルされるＡ／Ｄ変換器システムおよび方法を提供
することにより満たす。ここで用いられている「モジュ
ール」なる用語は集積回路または集積回路の一部を示す
ことが理解されるべきである。前記Ａ／Ｄ変換器モジュ
ールには１つまたはそれ以上の自動変換シーケンスまた
はキューが設けられる。各々のキューは１つまたはそれ
以上のチヤネルにおけるサンプリング動作の任意の所望
のシーケンスを特定することができる。該キューの実行
はいくつかのユーザがプログラム可能な「トリガ」モー
ドの１つにより開始される。各々のキユーに対する該ト
リガモードは対応する制御レジスタにプログラムされか
つ以下のタイプの内の１つとすることができる。すなわ
ち、連続的な走査、プログラム可能な時間インターバル
の経過後に周期的に走査、外部トリガ事象の後に走査、
またはホストシステムのソフトウエアが制御レジスタに
あるビットパターンを書き込んだ後の走査、である。キ
ューはＡ／Ｄ変換器モジュールまたはＣＰＵアドレス空
間のどこか他の所に配置された、メモリに記憶された変
換コマンドワード（ＣＣＷ）のテーブルを具備する。各
ＣＣＷは変換のための次のアナログチャネルを選択する
ためにチャネルフィールド（ＣＨＡＮ）を含みかつまた
、入力サンプル時間フィールド（ＩＳＴ）、再サンプル
禁止ビット（ＲＳＩ）、１つまたはそれ以上の基準選択
ビット（ＲＥＦ）、および変換の分解能、結果データの
フォーマット、その他のようなパラメータを制御するた
めの他の可能なビット、を含むことができる。一般に、
ホストシステムのソフトウエアはソフトウエア初期化シ
ーケンスの間にキュー動作（ｑｕｅｕｅｄ　　ｏｐｅｒ
ａｔｉｏｎ）の特性をプログラムする。その後、キュー
は外部システムまたは変換シーケンスを開始するようプ
ログラムされている内部モジュール事象に応じて、自律
的に実行する。Ａ／Ｄ変換器モジュールは変換走査シー
ケンスが完了したとき割り込みを発行することができ、
ホストシステムのソフトウエアが結果を読むことができ
るようにする。Ａ／Ｄ変換器モジュールのステータスレ
ジスタビットはホストシステムのソフトウエアにあるキ
ューの変換完了フラグがセットされているか否かおよび
現在のＣＣＷのどれが該シーケンスにおいて実行してい
るかを通知するために任意の時間に読むことができる。 これらおよび他の目的は本発明の好ましい実施例に従っ
てアナログ−デジタル変換システムを提供することによ
り達成され、該アナログ−デジタル変換システムはアナ
ログ−デジタル変換器、複数のアナログ入力端子、少な
くとも１つの変換コマンドワードを読むための手段、前
記少なくとも１つの変換コマンドワードに応答して複数
のアナログ入力端子の１つにおけるアナログ信号をサン
プリングするための手段、そして前記サンプリング手段
に応答して前記アナログ信号のサンプルされた値をデジ
タル値に変換するための手段を具備する。

【０００５】

【実施例】本発明は添付の特許請求の範囲に特定的に指
摘されている。しかしながら、本発明の他の特徴は添付
の図面とともに以下の詳細な説明を参照することにより
より明らかとなりかつ本発明がもっともよく理解される
であろう。

【０００６】［概略説明］図１は、Ａ／Ｄ変換器集積回
路（ＩＣ）および１つまたはそれ以上のマルチプレクサ
集積回路を具備する、Ａ／Ｄ変換器システムを示す。キ
ュード（ｑｕｅｕｅｄ）Ａ／Ｄ変換器モジュール（ＱＡ
ＤＣ）１は１つまたはそれ以上の外部マルタプレクサ（
ＭＵＸ）１０，１２，および１４に結合されて示されて
いる。好ましい実施例においては、ＱＡＤＣ　　１およ
び外部ＭＵＸは集積回路として実施される。外部マルチ
プレクサはモトローラ・インコーポレイテッドから、例
えば、部品番号ＭＣ１４０５１またはＭＣ７４ＨＣ４０
５１として商業的に入手可能である。キュードＡ／Ｄ変
換器モジュール（ＱＡＤＣ）１はここでは“キュード”
と記述されているが、その理由は、以下により詳細に説
明するように、それは変換コマンドワードの１つまたは
それ以上のキューに応じて動作するからである。ＱＡＤ
Ｃ　　１は、一般的に参照番号２で示された、複数のＩ
／Ｏピン、アナログＭＵＸ部４、アナログ変換器部６、
および制御を行ないかつデジタル結果を記憶する部分８
を具備する。ＱＡＤＣのＩ／Ｏピン構成は１２ピン版（
ｖｅｒｓｉｏｎ）から２０ピン版まで変化する。ＱＡＤ
Ｃ　　１の適切なピンには電源ＶＳＳＡおよびＶＤＤＡ
、基準ＶＲＨ０およびＶＲＬ０、別の（ａｌｔｅｒｎａ
ｔｅ）基準ＶＲＨ１およびＶＲＬ１、そして外部トリガ
ＥＴＲＩＧ１およびＥＴＲＩＧ２が結合されている。Ｑ
ＡＤＣ１のＩ／Ｏピンの８つはポートＡ　　Ｉ／Ｏピン
として機能しかつＰＡ０−ＰＡ７と名付られており、一
方８つの他のものはポートＢ入力ピンとして機能しかつ
ＰＢ０−ＰＢ７と名付けられている。接頭語“ＰＡ”は
ポートＡを示し、かつ接頭語“ＰＢ”はポートＢを示す
。外部ＭＵＸ１０，１２，および１４は各々８つのアナ
ログ入力チャネルを具備するものとして示されている。 例えば、ＭＵＸ　　１０はアナログ入力チャネルＡＮ１
６，ＡＮ１８，ＡＮ２０，ＡＮ２２，ＡＮ２４，ＡＮ２
６，ＡＮ２８，およびＡＮ３０を有する。外部ＭＵＸは
アドレスラインＭＡ０−ＭＡ２を介してアドレスされる
。接頭文字“ＭＡ”はマルチプレックスされたアドレス
を示す。ＭＵＸ　　１０，１２，および１４の出力はそ
れぞれラインＡＮｘ，ＡＮｙ，およびＡＮｚに結合され
ている。接頭文字“ＡＮ”はアナログ入力を示す。後に
さらに説明するように、Ｉ／Ｏピン２の多くは複数の機
能を達成するためにプログム可能である。また後に説明
するように、ＱＡＤＣ　　１はＭＵＸ　　１０，１２，
および１４に入力されているアナログ信号を自動的に読
取りかつ該アナログ値をＱＡＤＣ１のデジタル結果部８
に記憶されるデジタル値に変換する。

【０００７】［キュードＡ／Ｄ変換器モジュール］図２
は、本発明のＡ／Ｄ変換器モジュールのブロック図を示
す。キュードＡ／Ｄ変換器モジュール（ＱＡＤＣ）１は
、参照番号２１で示され、ピンＰＡ０−ＰＡ７を含む、
ポートＡ、および、参照数字２２で示され、ピンＰＢ０
−ＰＢ７を含む、ポートＢを具備する。ポートＡおよび
Ｂはバス３０に結合されている。一対の主な基準電圧Ｖ
ＲＬ０２７およびＶＲＨ０　　２９もまたバス３０に結
合されている。バス３０にはまた基準ＭＵＸ（４：２）
２６、チャネルＭＵＸ（１６：２）２８、外部トリガ回
路３２、ポートＡ　　Ｉ／Ｏ回路３４、およびポートＢ
入力回路３６が結合されている。アドレスデコード回路
３８がポートＡ　　Ｉ／Ｏ回路３４およびポートＢ入力
回路３６に結合されている。キュードＡ／Ｄ変換器モジ
ュール１は１０ビット逐次近似または逐次比較変換器部
を具備し、該変換器部はサンプル・アンド・ホールド回
路４０および４２、２：１　　ＭＵＸ　　４４、１０ビ
ット容量型デジタル−アナログ変換器（ＣＤＡＣ）（電
荷再配分型）５２、ダミーＣＤＡＣ　　５４、比較器５
６、および逐次近似レジスタ（ＳＡＲ）５８を含む。当
業者には逐次近似または逐次比較型変換器は１０ビット
より多くまたは少ないビットを有してもよいことが明ら
かであろう。また、デジタル−アナログ変換器は抵抗の
みのタイプ、容量のみのタイプ、または抵抗／容量タイ
プのものでもよいことも明らかであろう。チャージポン
プおよびバイアス回路２４はＭＵＸ　　２６，２８，お
よび４４へ、サンプル・アンド・ホールド回路４０およ
び４２へ、ＣＤＡＣ　　５２およびダミーＣＤＡＣ　　
５４へ、および比較器５６へバイアス電圧を与える。キ
ュードＡ／Ｄ変換器モジュール１はさらにモジュール間
バス７２に結合されたバスインタフェースユニット（Ｂ
ＩＵ）７０を具備する。クロック、データ、制御、およ
びアドレス情報を双方向に伝送するモジュール間バス７
２はホストデータ処理システム（図示せず）に結合する
ことができる。内部アドレスバス３１を介しバスインタ
フェースユニット７０にはアドレスデコード回路３８、
制御レジスタおよび論理回路６０、データフォーマット
回路６８、およびアドレスデコード回路６６が結合され
ている。内部データバス３３を介してバスインタフェー
スユニット７０にはまたポートＡ　　Ｉ／Ｏ回路３４、
ポートＢ入力回路３６、制御レジスタおよび論理回路６
０、およびデータフォーマット回路６８が結合されてい
る。制御レジスタおよび論理回路６０にはまた外部トリ
ガ３２、サンプルタイマ４６、周期的タイマ４８、プリ
スケーラ回路５０、コマンド制御ワード（ＣＣＷ）のテ
ーブル６２および結果テーブル６４を記憶するランダム
アクセスメモリ（ＲＡＭ）、アドレスデコード回路６６
、ＳＡＲ　　５８、２：１サンプル・アンド・ホールド
ＭＵＸ　　４４、および１６：２チャネルＭＵＸ　　２
８が結合されている。また、キュードＡ／Ｄ変換器モジ
ュール１にはピンＶＤＤＡ　　３５およびＶＳＳＡ　　
３７を介して適切なアナログ電源電圧が結合されている
。

【０００８】［外部ピン］好ましい実施例においては、
１６のアナログチャネルがＱＡＤＣモジュール１の内部
マルチプレクス回路に設けられる。外部的に利用可能な
チャネルの数はパッケージピンの利用可能性、および外
部マルチプレクスが用いられるか否かに依存する。拡張
された、外部多重化モードにおけるチャネルの数は好ま
しい実施例においては２７である（５ビットのＣＣＷ　
　ＣＨＡＮフィールドとともに４つの内部チャネルおよ
びエンドオブキュー制御ワードがある）。当業者には該
チャネルフィールドは任意選択的に増加または減少して
より多くのまたはより少ないチャネルを許容できること
が理解されるべきである。ＱＡＤＣモジュール１は図１
および図２に示されるように２０までの外部ピンを有す
る。電源および基準ピンを除きすべてのこれらのピンは
汎用目的のデジタルポートピンとして使用可能である。 ＱＡＤＣモジュール１のより少ないピンカウントのバー
ジョンはチャネル／ポートピンの数を低減することによ
り生成できる。１２ピンと同じくらいの少なさのバージ
ョンは８つのアナログチャネル、２つの電源ピン、およ
び２つの基準ピンを備えることができる。

【０００９】［制御レジスタおよび論理回路］図３は、
（一般的に点線ライン内に示されかつ参照数字６０によ
り示された）制御レジスタおよび論理回路のブロック図
、およびそれとバスインタフェースユニット７０、ＣＣ
Ｗテーブル６２、結果テーブル６４、アドレスデコード
回路６６、および図２に示された他の回路との間の種々
の信号経路を示す。制御レジスタおよび論理回路６０は
トリガ選択および優先順位回路２００、レジスタ２１０
、レジスタ制御およびデコード回路２２０、割り込み論
理２３０、キュー制御およびＣＣＷアドレッシング回路
２４０、およびＡＤＣサンプル制御および変換制御（一
般的に参照数字２５０で示されている）を具備する。ト
リガ選択および優先順位回路２００はレジスタ回路２１
０からのモード情報に応じて、Ａ／Ｄ変換シーケンスを
開始するためのトリガのタイプを決定する責務を有する
。それはまた制御レジスタによりデコードされた制御情
報に応じて変換シーケンスのためにキュー１またはキュ
ー２を選択する責務を有する。トリガ選択および優先順
位回路２００はそれぞれ、ライン２０３および２０４を
介して外部トリガ信号ＥＴＲＩＧ１およびＥＴＲＩＧ２
に応答する。トリガ選択および優先順位回路２００はま
たライン２０５を介して周期的タイマ４８に結合されて
いる。トリガ選択および優先順位回路２００はライン２
１３を介して制御レジスタからのモード制御信号に応答
し、かつライン２４２を介してキュー制御およびＣＣＷ
アドレッシング回路２４０からのエンドオブキュー（Ｅ
ＯＱ）信号に応答する。トリガ選択および優先順位回路
２００は信号経路２０６を介してキュー制御およびＣＣ
Ｗアドレッシング回路２４０に制御信号を発生する。当
業者によりここで用いられている「信号経路」または「
ライン」という用語はその実施に適切な、単一の導体ま
たは複数導体のバス、または他の適切な信号経路を言及
していることが理解されるであろう。レジスタ回路２１
０は図６に示されるレジスタを具備しかつ図２ににも示
されており、これらはモジュール構成（Ｍｏｄｕｌｅ　
　Ｃｏｎｆｉｇｕｒａｔｉｏｎ）レジスタ、テストレジ
スタ、割り込みレジスタ、制御レジスタ０−２、および
ステータスレジスタを含む。レジスタ回路２１０の機能
はいったん各レジスタがホストシステムのソフトウェア
によってロードされた時、ＱＡＤＣの動作の自動制御を
可能にすることである。レジスタ回路２１０はライン２
１１を介してサンプルタイマ４６に、ライン２１２を介
してプリスケーラ５０に、ライン２１３を介してトリガ
選択および優先順位回路２００に、ライン２１４を介し
てキュー制御およびＣＣＷアドレッシング回路２４０に
、およびライン２２１を介して割り込み論理２３０に制
御信号を発生する。レジスタ回路２１０は信号経路２１
５を介してレジスタ制御およびデコード回路２２０から
制御信号を受け、かつライン２４２を介してキュー制御
およびＣＣＷアドレッシング回路２４０からエンドオブ
キュー（ＥＯＱ）信号を受け取る。レジスタ回路２１０
はまた双方向バス２１７を介してバスインタフェースユ
ニット７０に結合されている。レジスタ制御およびデコ
ード回路２２０は、バスインタフェースユニット７０か
らそれぞれバス２１８および２１９を介して制御および
アドレス情報を受け、かつ信号経路２１５を介してレジ
スタ回路２１０に制御信号を発生する。レジスタ制御お
よびデコード回路２２０の機能はレジスタ回路２１０内
の種々のレジスタのために制御およびアドレッシング回
路を提供することである。割り込み論理２３０は変換シ
ーケンス（もしイネーブルされれば）の完了に応じてホ
ストＣＰＵに割り込み信号を発生するよう動作する。割
り込み論理２３０は信号経路２２１を介してレジスタ回
路２１０から制御信号を受けかつライン２４２を介して
キュー制御およびＣＣＷアドレッシング回路２４０から
ＥＯＱ信号を受ける。それはまた信号経路２３１を介し
てバスインタフェースユニット７０に結合されている。 キュー制御およびＣＣＷアドレッシング回路２４０はＣ
ＣＷアドレッシングおよびサンプリングおよび変換動作
の開始の制御を行なう責務を有する。キュー制御および
ＣＣＷアドレッシング回路２４０はライン２０６を介し
てトリガ選択および優先順位回路２００から、ライン２
１４を介してレジスタ回路２１０から、およびライン２
５６を介してＡＤＣ変換制御回路２５４から制御信号を
受け取る。それはトリガ選択および優先順位回路２００
に、レジスタ回路２１０に、および割り込み論理回路２
３０に、ライン２４２を介して制御信号を発生する。そ
れはまたライン２４４を介してアドレスデコード回路６
６に、ライン２５８を介してＡＤＣ変換制御回路２５４
に、そしてライン２５１を介してＡＤＣサンプル制御２
５２に制御信号を発生する。ＡＤＣサンプル制御２５２
はサンプリングを開始するために、サンプルタイマ４６
を介して、Ｓ／Ｈ回路４０および４２（図２を参照）に
通知を行なう責務を有する。それはまた、サンプリング
が完了した時ＡＤＣ変換制御２５４に通知する責務を有
する。ＡＤＣサンプル制御２５２はライン２６２を介し
てサンプルタイマ４６から、ライン２５１を介してキュ
ー制御およびＣＣＷアドレッシング回路２４０から、そ
してライン２５３（入力サンプル時間）およびライン２
５５（再サンプル禁止）を介してＣＣＷテーブルから制
御信号を受け取る。それはライン２６１を介してサンプ
ルタイマ４６にかつＡＤＣ変換制御２５４に制御信号を
発生する。ＡＤＣ変換制御２５４はＳＡＲ　　５８によ
る変換動作の開始、および変換動作の完了に応じてキュ
ー制御およびＣＣＷアドレッシング回路２４０に通知す
る責務を有する。ＡＤＣ変換制御２５４はＡＤＣサンプ
ル制御２５４から制御信号を受け取る。それはまたライ
ン２５８を介してキュー制御およびＣＣＷアドレッシン
グ回路２４０から制御信号を受け取り、かつライン２５
７を介してＳＡＲ　　５８に制御信号を発生する。図３
に示されるように、デコードされたＣＣＷに応じて、Ｒ
ＥＦ制御信号がライン２６３を介してＲＥＦ．ＭＵＸ　
　２６に送信され、かつＣＨＡＮ制御信号がライン２６
４を介してＣＨＡＮ．ＭＵＸ　　２８に送信できる。変
換動作の完了に応じて、デジタル値がＳＡＲ　　５８か
らライン２６５を介して送信されかつ結果テーブル６５
に格納される。

【００１０】［モジュール間バス（ＩＭＢ）インタフェ
ース］図４は、本発明のＡ／Ｄ変換器モジュールのモジ
ュール間バス（ＩＭＢ）信号を規定するテーブルである
。アドレスバスＩＡＤＤＲおよびデータバスＩＤＡＴＡ
は、それらに関連する制御およびハンドシェイクライン
とともに、ＩＭＢ　　７２およびＱＡＤＣモジュール１
の間でデータを転送するために使用される。リセット信
号ＩＭＳＴＲＳＴＢはあるレジスタビットをそれらのデ
フォールト状態に初期化する。これらのデフォールト状
態は以下のレジスタの説明において説明される。マスタ
リセット信号ＩＭＳＴＲＳＴＢおよびシステムリセット
信号ＩＳＹＳＲＳＴＢはＢＩＵ（バスインタフェースユ
ニット）状態マシーンをリセットするために使用される
。ＩＳＩＺおよびＩＡＤＤＲはデータの大きさ（バイト
またはワード）を決定するために使用される。ＱＡＤＣ
モジュール１はテストモードにおいてのみアクセス可能
なあるビットを有し、かつＩＴＳＴＭＯＤＢラインはテ
ストモード動作のために使用される。

【００１１】［アドレスマップ］図５は、Ａ／Ｄ変換器
モジュールの制御レジスタ、変換コマンドワードテーブ
ル、および変換結果テーブルに対する（一般的に参照数
字７５で示される）アドレスマップを示す。ＱＡＤＣモ
ジュール１は、図５に示されるように、５１２バイト、
または２５６ワード、のアドレス空間を用いる。実際に
用いられるワードの内、９ワードは（一般的に参照数字
８０で示される）制御、ステータス、およびポートレジ
スタであり、３２ワードは（一般的に参照数字８１で示
される）変換コマンドワードであり、かつ３２ワードは
（それぞれ参照数字８３，８５，および８９で示される
）結果テーブルの各データフォーマットタイプのために
使用される。残りのワードはあり得る将来の拡張のため
に確保されている。アドレスマップ７５の第１のブロッ
ク８０は制御、ステータス、およびポート情報のために
使用される９ワードを含む。これらはホストデータ処理
システム（図示せず）がＱＡＤＣモジュール１を所望の
構成および動作モードに初期化することを許容する。 またステータスビットが含まれておりこれらは割り込み
を識別しかつＱＡＤＣモジュール１の変換動作について
の他の情報を決定するためにホストシステムが読むこと
ができる。これらのレジスタの内容は図６にいくらか詳
細に示されている。アドレスマップ７５の次のブロック
８１は変換コマンドワードテーブルである。現在の実施
例においては、所望のＡ／Ｄ変換シーケンスを保持する
ために３２までのワードがあるが、これは任意選択的に
増大しまたは低減することができる。変換コマンドワー
ド（ＣＣＷ）は１６ビットのワードであり、８ビットは
４つのフィールドとされ、かつ８ビットは任意選択的な
制御フィールドである。ＣＣＷ８２の内容は図７に示さ
れている。各ＣＣＷは変換器にチャネル番号（ＣＨＡＮ
）、入力サンプル時間（ＩＳＴ）、基準対（ＲＥＦ）、
を提供し、かつ変換器に入力サンプルを取らせ、そのア
ナログ値を変換させ、かつ結果を結果レジスタテーブル
の対応するワードに入れるようにさせる。ＣＣＷはまた
フィールドＲＳＩ（再サンプル禁止）を含む。さらに、
ＣＣＷは、変換器の分解能を特定するためのフィールド
およびデータ結果のアライメントを指定するフィールド
のような、１つまたはそれ以上の任意選択的な制御フィ
ールドをもし望むならば含むことができる。ＣＣＷの各
フィールドおよびそれらの機能は後のサブヘッディング
“変換コマンドワード”においてより詳細に説明する。 結果レジスタは変換結果テーブル８３，８５，および８
９として示されるアドレス範囲で読むことができる。実
際には単一の結果レジスタテーブルがあるが、後に説明
する“Ａ／Ｄ結果データフォーマットのオプション”に
説明するように、それを読むための３つの異なる方法が
ある。従って、アドレスマップ７５内の３つの場所に現
われる１つの３２ワードの変換結果テーブルがある。第
１のブロック８３は結果データを右ジャスティファイド
（符号なし）フォーマットで提供し、第２のブロック８
５は左ジャスティファイド（符号付き）フォーマットで
、そして第３のブロック８９は左ジャスティファイド（
符号なし）結果でデータを提供する。制御レジスタ、ス
テータスレジスタ、ポートレジスタ、およびＣＣＷの詳
細は後に説明する。リザーブされたレジスタ位置または
不使用のビットの読出しアクセスは“０”に戻り、かつ
リザーブされたかつ不使用のスペースへの書込みはＱＡ
ＤＣ動作に対し何らの効果ももたない。

【００１２】［変換コマンドワードテーブル］図８は、
変換結果テーブルに記憶される結果ワードを生成するた
めに変換コマンドワードがどのようにして使用されるか
を概念的に示す図である。ＱＡＤＣモジュール１のソフ
トウェア制御における中心エレメントは変換コマンドワ
ードテーブルである。好ましい実施例では、用途に応じ
て、いくつかの異なるトリガモードおよび実効走査レー
トで操作され得る該テーブル中に２つのキューがある。 当業者には２つより多くのまたはより少ないキューを用
いることができることは明らかであろう。ＱＡＤＣに２
つのキューを含めるのには２つの理由がある。１つの理
由はアナログ入力チャネルを自動的に走査するために２
つの異なる場合があることである。１つの場合はアナロ
グ入力ピンのすべてまたはいくつかから１つのサンプル
を得る場合である。他の場合は１つのチャネルの複数の
サンプルを自動的に矢継ぎ早に得、それによりホストシ
ステムのソフトウェアがより正確な値を計算するために
スムージング用アルゴリズムを使用できるようにする場
合である。いずれの場合も、結果をテーブルに入れる自
動スキャンはホストシステムのソフトウェアが各々の変
換を開始し、待機し、結果を得、かつそれを保存する必
要性を節約する。ＣＣＷテーブルのアーキテクチャはホ
ストシステムのソフトウェアがいずれの方法も、あるい
は組合わせをも使用することを許容し、例えば、１６の
結果が４つのチャネルの各々における４つのサンプルに
対し使用できる。２つのＣＣＷキューを提供する他の理
由は２つの異なる動作モードが同時に使用できることで
ある。通常、いくつかのチャネルにおけるアナログ入力
はそれらが迅速に変化する値を有するためしばしば変換
する必要があり、これに対し他のチャネルにおけるアナ
ログ入力は、温度ドリフト、バッテリ電圧、およびオペ
レータの入力のように、比較的ゆっくり変化する。好ま
しい実施例においては、キュー１は通常頻繁に発生する
かあるいは時間的にクリティカルな変換シーケンスに対
して使用される。キュー２は通常比較的頻繁でない、あ
るいは時間的にクリティカルでない変換シーケンスに対
して使用される。変換シーケンスがキュー１から開始さ
れた場合、キュー２からの進行中のいずれの変換も中断
される。キュー１の変換シーケンスが完了した時、中断
されたキュー２の変換シーケンスがその先頭位置におい
て再スタートされる。ホストシステムのソフトウェアは
いずれかのキューから新しく変換されたデジタル値によ
り変換結果テーブルが満たされたすぐ後に発生する割込
みを受けることができる。該割り込みはホストシステム
のソフトウェアがそれらが新鮮な場合に新しく変換され
た値を解析することを許容する。ホストシステムのソフ
トウェアはＡ／Ｄ変換シーケンスの開始、各々のＡ／Ｄ
変換の開始、および各々の結果をホストシステムのＲＡ
Ｍに移す負担から解放される。従って、ＱＡＤＣモジュ
ール１はＡ／Ｄ変換器システムの実行のオーバヘッドを
吸収する。ホストシステムのソフトウェアは最初にＱＡ
ＤＣをプログラムしかつ次に進行している結果を解析す
ることのみが要求される。以下のセクションはＣＣＷキ
ューの基本的な動作およびＣＣＷキューを使用する種々
のモードにつき説明する。

【００１３】［変換キュー動作］変換シーケンスのため
にＱＡＤＣモジュール１を準備するため、ホストシステ
ムのソフトウェアは所望の変換シーケンスを確立するた
めに変換コマンドワードのテーブル（図５における参照
数字８１および図８における参照数字６２）を満たす。 ホストシステムのソフトウェアは制御レジスタ１および
２における変換シーケンスを開始するために基準を確立
する。例えば、モジュール構成レジスタ、割り込みレジ
スタ、および制御レジスタ０のような、他のレジスタも
また初期化を必要とする。前記シーケンスはホストシス
テムのソフトウェアのコマンド、ＱＡＤＣモジュールの
周期的タイマのインターバルの経過、外部トリガ信号、
または前の変換シーケンスの完了（すなわち、連続モー
ド）により開始（トリガ）され得る。どの方法により該
変換シーケンスが開始されても、該変換は同じように進
行する。ＣＣＷテーブルおよびすべての制御レジスタが
初期化された後、ＱＡＤＣはいずれかのキューに対する
トリガ状態を待機する。トリガされた時、Ａ／Ｄ変換器
はトリガされたキューから第１のＣＣＷを得、かつそれ
を実行する。図８を参照。変換の第１の部分はサンプル
フェーズである。いったんサンプルされたアナログレベ
ルが変換器に転送されると、サンプル・アンド・ホール
ド回路は続けて次のチャネルをサンプリングする。該Ｃ
ＣＷはサンプル時間がデフォールト（ｄｅｆａｕｌｔ）
時間であるべきかあるいは代わりの（ａｌｔｅｒｎａｔ
ｅ）時間であるべきかを特定する。変換シーケンスの第
１のサンプルに対しては、デフォールトサンプル時間は
特定された数の変換クロックサイクルである。すべての
後続のサンプルに対しては、デフォールトサンプル時間
は変換時間である。代わりのサンプル時間は高インピー
ダンスのソースまたは特定の遅延インターバルに対しよ
り低速のサンプル時間が必要な場合にデフォールトの代
わりに選択される。各々のアナログ−デジタル変換が完
了した時、その結果は変換結果テーブルの対応するロケ
ーションに書込まれる。変換器は次にキューから次のＣ
ＣＷを得、かつその変換を続行する。ＱＡＤＣは３つの
エンドオブキュー（ＥＯＱ）表示の１つが検出されるま
でそのキューにおける各ＣＣＷを実行する。１つのＥＯ
Ｑ条件は好ましい実施例においては３２のロケーション
である、キューＲＡＭ空間の物理的な終端に到達したこ
とである。第２のＥＯＱ条件はキュー１およびキュー２
の間のＲＡＭの分割を示す、ＢＱ２ポインタに到達した
場合である（図８を参照）。この方法はキュー１の終了
の表示に対してのみ適用される。第３の指示は通常のチ
ャネル選択に代えてＥＯＱコードを有するＣＣＷである
。イネーブルされた時、キュー変換シーケンス完了割り
込みがホストシステムのソフトウェアに対し発行される
。

【００１４】［プリスケーラ］ＱＡＤＣモジュールは変
換のためのタイムベースとしてＩＭＢシステムクロック
信号を使用する。Ａ／Ｄ変換はかなり狭い範囲のクロッ
ク信号を必要とし、かつＩＭＢクロック“Ｉｃｌｏｃｋ
”はアプリケーションによって広範囲に変化する。プリ
スケーラ（５０、図２）はＡ／Ｄ変換クロックが広範囲
のシステムクロック周波数により特定された範囲内にあ
ることを許容するモジュラス−プログラム可能分割器で
ある。プリスケーラは最も高速のＡ／Ｄ変換時間の偶数
倍であるシステムクロック周波数を選択することにより
Ａ／Ｄ変換時間を最適化するために使用できる。

【００１５】［周期的タイマ］従来のＡ／Ｄ変換システ
ムにおいて、１つのアナログチャネルまたは一群のアナ
ログチャネルの変換シーケンスを開始するために周期的
なプロセッサ割り込みを使用することが知られている。 該変換が進行中の間は、プロセッサは他の仕事を行ない
、あるいはＡ／Ｄ変換が完了するのを待機するよう試み
る。多くのリアルタイムの用途においては、このソフト
ウェアの負担は受け入れ難いほどシステムの性能に影響
を与える。理想的には、プロセッサは変換された結果が
Ａ／Ｄ変換器モジュールから得られる場合にのみ関与が
必要となるべきである。従って、ＱＡＤＣは専用の周期
的インターバルタイマ（図２の４８）を含み、該タイマ
は、イネーブルされた時、自動的にＡ／Ｄ変換シーケン
スを開始する。キュー２は周期的インターバルのモード
で動作するようプログラムできる。ホストシステムのソ
フトウェアは該周期的モードを選択しかつ制御レジスタ
２を介して時間インターバルを決定する。典型的には、
ホストシステムのソフトウェアは対応する完了割り込み
をイネーブルする。この割り込みはホストシステムのソ
フトウェアに新しいアナログ変換の結果が入手可能であ
ることを通知する。動作においては、タイマのインター
バルが経過した時、前記キューの実行が開始される。一
端開始すると、変換は、もしイネーブルされれば、複数
のチャネルにわたり自動的に反復して行なわれ、従って
ホストシステムのソフトウェアから各々の変換の結果を
得かつ次の変換を開始する負担を取り除く。 しばしば、１つのキューが周期的モードで構成されかつ
他のキューが他の動作モードの１つのためにセットアッ
プされる。低い優先度の走査に対しては、前記周期的モ
ードは連続モードよりいくらか低い電力を使用する。周
期的なアナログ変換は変換がちょうど終了したことの通
知を含めることによってホストシステムのソフトウェア
がハードウェアの変換走査と同期することを許容する。 これはソフトウェアに次の期間までに結果を読取り、か
つ前記値が１つのシーケンスですべて読まれたことを知
るための時間を与えるが、一方連続走査モードはソフト
ウェアが２つのチャネルのサンプルが同じ走査の間に取
られた、隣接データであることを容易に結論づけること
を許容しない。

【００１６】［外部トリガ］アナログチャネルのサンプ
リングを該システムのどこか他のところで発生している
外部事象に同期させる必要がある用途がある。これらの
外部事象は、例えば、外部タイマまたはシステム事象に
、関係し、あるいは移動する装置のインデクス位置のよ
うな、物理的位置の検知を行なうことができる。従来技
術のマイクロコントローラにおいては、ソフトウェアは
変換を開始する正しい時間を決定しかつ次にそれを正し
い時間に開始させなければならないが、システムの潜在
性（例えば、割り込み、長い命令）のため、開始時間を
正確に予期することは困難である。従来技術のマイクロ
コントローラに関しては、ソフトウェアが変換を同期さ
せるために外部割り込みを使用することも知られている
。しかしながら、可変の割り込み応答時間により、変換
は外部信号または事象に関し不正確に開始する。多くの
用途においては、サンプルは正確な時間に行なわれなけ
ればならない。外部ハードウェア信号は変換を開始する
ためのソフトウェアのタイミングエラーに無関係の直接
的な経路を許容する。本発明は変換の開始をソフトウェ
アの開始に依存するのではなく、ＱＡＤＣがその一部で
ある、マイクロコントローラの外部の信号または事象が
変換を開始することを許容する。外部トリガは、本発明
におけるように、自動化キューまたは変換シーケンスに
よって行なわれた場合、Ａ／Ｄ変換器がマイクロコント
ローラまたはどこか他の所に配置されたホストＣＰＵに
独立にアナログデータを集めることを許容する。自立型
Ａ／Ｄ変換器において単一の変換を開始するために外部
トリガを用いることが知られている。しかしながら、本
発明は外部トリガ信号または事象が反復的に変換シーケ
ンスを開始することを許容する。次の外部変換はＡ／Ｄ
変換器が現在の組の変換を完了しかつ外部トリガが肯定
された時にイネーブルすることができる。あるいは、該
変換はもし外部スタート機能の構成がそのように規定さ
れておれば、変換シーケンスの間に外部トリガ信号の肯
定に応じて直ちに再スタートすることができる。ＱＡＤ
Ｃモジュールは外部トリガ入力ピンがキュー１およびキ
ュー２において変換シーケンスを開始することを許容す
る。１つの用途は、エンジンのような、高速装置の動き
の中における正確なポイントにおいてアナログサンプル
を取ることである。外部トリガに応じて変換を開始する
能力は自動車の制御環境において非常に有用であるが、
その理由は変換がエンジンのポジションに同期できるか
らである。ホストシステムのソフトウェアによる割り込
み応答時間が変化するからＡ／Ｄ変換のホストシステム
のソフトウェアの開始のための時間がない。外部トリガ
信号のソースはタイマチャネルの出力とすることができ
る。該トリガ信号の極性はプログラム可能であり、それ
によりホストシステムのソフトウェアがシーケンスを開
始するために立上りまたは立下りエッジを選択すること
ができる。キューの使用は外部トリガモードにおいても
他のモードと同じである。周期的モードのように、イン
ターバルタイマによるより、トリガ信号が単にシーケン
スを開始する。各々のＣＣＷが得られかつ指示された変
換がエンドオブキュー指示の１つに遭遇するまで行なわ
れる。該シーケンスが完了した時、もしイネーブルされ
れば、完了割り込みが発行され、かつ前記キューは外部
トリガピンの次のエッジを待機する。

【００１７】［連続変換］好ましい実施例においては、
キュー２のみが連続的に動作できるよう構成されている
が、その理由はキュー１における連続走査はキュー２の
動作を妨げるからである。キュー２において最後のアド
レスまたは最後のコマンドの指示に遭遇すると、シーケ
ンスはキュー２における先頭のＣＣＷで再び開始する。 この連続モードは変換結果テーブルを自動的に更新され
た状態に保つ。ホストシステムのソフトウェアは常に変
換結果テーブルを読むことができかつ値が両方のキュー
に対する走査時間よりも古くないことを保証される。完
了割り込みはホストシステムのソフトウェアにキューを
通る各サイクルの完了を通知するためにイネーブルされ
る。

【００１８】［ソフトウェア起動変換］上述のモードは
自動的に変換を開始するための３つの方法、すなわち周
期的に、外部トリガの刺激に応じて、かつ連続的に開始
する方法、を示している。他の状況をカバーするため、
ホストシステムのソフトウェアもまた変換シーケンスを
開始することができる。制御レジスタ１または２のそれ
ぞれモードワードＭＱ１またはＭＱ２における特定のビ
ットパターンが各々のキューをその先頭のＣＣＷで開始
させる。ＱＡＤＣは自動的にエンドオブキュー条件が検
出されるまで該キューにおける変換を実行する。次に、
それはモードフィールド（ＭＱ１またはＭＱ２）をディ
スエーブルされた状態に停止しかつリセットする。次の
変換シーケンスは新しいホストシステムのソフトウェア
の制御ワードによりトリガされる。このモードはＣＣＷ
キューを通るワンショット走査を提供する。

【００１９】［外部多重入力］ＱＡＤＣへのアナログ入
力の数は外部多重モードにおいて拡張することができる
。自動走査キューの完全な柔軟性が外部多重チャネルに
利用できる。アナログチャネルの内の３つ（ＭＡ０−Ｍ
Ａ２、図１）がアドレスビット出力として作用するよう
再定義され、かつ３つの入力ピン（ＡＮｘ，ＡＮｙ，お
よびＡＮｚ）が８個の入力チャネルの各々を表すために
拡張される。これは合計２４の外部チャネルに対し合計
３つの外部マルチプレクサを許容する。モトローラ・イ
ンコーポレイテッドから入手可能なＭＣ１４０５１，Ｍ
Ｃ１４０５２，ＭＣ７４ＨＣ４０５１，ＭＣ７４ＨＣ４
０５２のような、商業的に入手可能なアナログマルチプ
レクサを用いることができる。図１は、このようにして
チャネルの数を外部的に拡張する例を与えている。好ま
しい実施例は０，１，２，または３の外部ＭＵＸととも
に用いることができる。図９は、ＣＣＷにおける５ビッ
トのＣＨＡＮフィールドがどのようにして０，１，２，
または３の外部マルチプレクサのＩＣのために種々のＩ
／Ｏピンの機能を特定するかを示している。例えば、制
御レジスタ０のＭＵＸフィールドが００に等しい場合（
すなわち、外部のＭＵＸがない場合）は、ＣＨＡＮフィ
ールド＝１００００はアナログ入力ピンＡＮ１６を示し
ている。図１をさらに参照すると、ＭＵＸフィールドが
０１に等しい場合（すなわち、１つの外部ＭＵＸの場合
）は、ＭＵＸ１０への入力（ＡＮ１６，ＡＮ１８，ＡＮ
２０，ＡＮ２２，ＡＮ２４，ＡＮ２６，ＡＮ２８，また
はＡＮ３０）の１つが選択されかつ適切なＣＨＡＮフィ
ールド値１ＸＸＸ０によりピンＡＮｘに結合される。例
えば、ＣＨＡＮフィールド１００００は入力ＡＮ１６を
選択し、ＣＨＡＮフィールド１００１０は入力ＡＮ１８
を選択し、かつ以下同様である。ＭＵＸフィールドが１
０に等しい場合（すなわち、２つの外部ＭＵＸの場合）
は、ＭＵＸ１０への適切な入力が選択されかつすぐ上に
述べたように、適切なＣＨＡＮフィールド値１ＸＸＸ０
によりピンＡＮｘに結合され、かつ、さらに、ＭＵＸ１
２への入力（ＡＮ１７，ＡＮ１９，ＡＮ２１，ＡＮ２３
，ＡＮ２５，ＡＮ２７，ＡＮ２９，またはＡＮ３１）の
１つが選択されて適切なＣＨＡＮフィールド値１ＸＸＸ
１によりピンＡＮｙに結合される。例えば、ＣＨＡＮフ
ィルード１０００１は入力ＡＮ１７を選択し、ＣＨＡＮ
フィールド１００１１は入力ＡＮ１９を選択し、以下同
様である。ＭＵＸフィールドが１１に等しい場合（すな
わち、３つの外部ＭＵＸの場合）は、ＭＵＸ１０および
１２への適切な入力が選択されかつすぐ上に述べたよう
に、それぞれＡＮｘおよびＡＮｙに結合され、そして、
さらに、ＭＵＸ１４への入力（ＡＮ８，ＡＮ９，ＡＮ１
０，ＡＮ１１，ＡＮ１２，ＡＮ１３，ＡＮ１４，または
ＡＮ１５）の１つが選択されかつ適切なＣＨＡＮフィー
ルド値０１ＸＸＸによりピンＡＮｚに結合される。例え
ば、ＣＨＡＮフィールド０１０００は入力ＡＮ８を選択
し、ＣＨＡＮフィールド０１００１は入力ＡＮ９を選択
し、以下同様である。すべての外部マルチプレクサモー
ドに対し、内部で多重化されるピンの内の３つ（ＡＮ１
８，ＡＮ２０，およびＡＮ２２）は、それぞれ、マルチ
プレクサのアドレス出力ＭＡ０，ＭＡ１，およびＭＡ２
となる。図９は、３，２，１の外部マルチプレクサが使
用でき、または何らの外部マルチプレクサも使用できな
いこと、およびＩ／Ｏピンの使用が変化することを示し
ている。ＣＣＷのホストシステムのソフトウェアにより
使用されるチャネル数も異なる多重化モードとともに変
化する。当業者には外部ＭＵＸをサンプリングするここ
に説明した方法はより少ないまたはより多いアナログ入
力ピンを備えたＭＵＸとともに用いることができること
、およびＭＵＸの数は代え得ることが明らかであろう。 図１０は、ＱＡＤＣモジュール１に割り当てられたＩ／
Ｏピンの数に関し、種々の可能な構成のために異なる数
の外部マルチプレクサチップとともに利用可能なアナロ
グチャネルの数を示すテーブルである。例えば、１８ピ
ンバージョンにおいては、外部ＭＵＸチップなしに合計
１４のアナログチャネルが利用可能であり、１つの外部
ＭＵＸチップとともに１８のアナログチャネルが利用可
能であり、２つの外部ＭＵＸチップとともに２５のアナ
ログチャネルが利用可能であり、以下同様である。

【００２０】［同時サンプリング］差動または他の特別
の信号対を受信しかつ変換するために同時サンプリング
を用いることができる。ＱＡＤＣはＣＣＷにおけるＣＨ
ＡＮフィールドの最も低い順位のビットを無視すること
により識別される、２つの隣接するアナログ入力チャネ
ルが同時にサンプルされることを許容する。２つの隣接
するアナログチャネルは常に同時にサンプルされるが、
各々のＣＣＷによって１つのみが変換される。同時アナ
ログサンプルを第２のチャネルから変換するために、Ｃ
ＣＷは次のＣＣＷにおける再サンプルを禁止する。

【００２１】［入力サンプル時間］サンプル時間はホス
トシステムのソフトウェア制御によって変えることがで
きる。異なるアナログ信号源インピーダンスが従って使
用できる。より高い信号源インピーダンスを許容するこ
とは外部増幅器のコストを削減する。トレードオフはよ
り長いサンプル時間である。ホストシステムのソフトウ
ェアの選択により、システムクロックおよびプリスケー
ラ出力（システムクロックに基づく）がタイムベースと
して使用される（オンチップＲＣ発振器もまたタイムベ
ースとして使用できる）。１つの入力サンプル時間は最
小のデフォールトであり、かつ他のサンプル時間はホス
トシステムのソフトウェアによってプログラムされる。 デフォールトサンプル時間はあるシーケンスの最初の変
換に対する特定された数のクロックサイクルであり、か
つ変換キューにおける後続のチャネルに対するＡ／Ｄ変
換時間である。デフォールトサンプル時間があまりに早
すぎると、ホストシステムのソフトウェアはより長いサ
ンプル時間を特定することができ、かつそのサンプル時
間は好ましい実施例においては１２８　　ＱＡＤＣクロ
ックサイクルまでプログラム可能である。

【００２２】［代りの基準入力］Ａ／Ｄ変換に対しては
２つの組の基準ピンがある。各アナログチャネルは基準
電圧の主または代りの（ａｌｔｅｒｎａｔｅ）対のいず
れかを参照できる。主な基準ピンはＶＲＨ０およびＶＲ
Ｌ０であり、かつ代りのまたは交替基準ピンはＶＲＨ１
およびＶＲＬ１である。代りの基準ピンもまた基準とし
て必要でない時は入力チャネルとすることができ、ある
いはそれらは基準レベルを比較しまたは較正するよう変
換され得る。基準ピンはある構成では供給（ｓｕｐｐｌ
ｙ）ピンから分離され、あるいは他の構成ではそれらと
共用され得る。

【００２３】［Ａ／Ｄ結果データのフォーマットの選択
］図１１は、変換結果テーブルに格納されている結果ワ
ードのデータフォーマットのオプションを示す。ＱＡＤ
Ｃ１は各々の結果ワードに対し少なくとも３つのデータ
フォーマットのオプションのいずれにおいても読取り可
能な変換結果レジスタのテーブルを含む。１つのオプシ
ョンは１６ビットのワードにおける右ジャスティファイ
された１０ビットの結果を有し、高い位の不使用のビッ
トにゼロを有する。他の選択肢は低い位の不使用のビッ
トにゼロを有する左ジャスティファイされた結果である
。第３のオプションは最上位ビットが反転されかつ不使
用のより低い位のビットにゼロを有する左ジャスティフ
ァイされた結果である。この第３のオプションは、デジ
タル信号処理の用途において有用な、「ハーフスケール
、オフセット２進、２の補数」データフォーマットに対
応する。ここに図示された実施例においては実施されて
いないが、他のオプションは右ジャスティファイされた
、符号付きフォーマットである。さらに、右ジャスティ
ファイされた、符号−拡張フォーマット（符号に応じて
、前にゼロまたは１を有する）を提供することもできる
。変換結果レジスタは１０ビット幅である。本実施例に
おいては、各々の１６ビットのワードの残りの６ビット
は使用されていない。結果データのフォーマッティング
はホストシステムのソフトウェアの読出し動作の間に生
成されるが、これは結果が読取られるアドレス範囲は所
望のデータフォーマットを選択するために使用されるか
らである。種々のデータフォーマットのオプションに関
するこれ以上の情報については、図２１および図２２、
および［結果ワードのフォーマットのオプション］のヘ
ッディングの下の以下の説明を参照。リード・モディフ
ァイ・ライト命令のようなビット操作を含む、書込み動
作は真の１６ビットの値をアクセスしない。１０ビット
の結果は１０ビットのレジスタまたはメモリワードに格
納されるから、６ビットが節約され、それにより集積回
路のシリコン領域を低減する。

【００２４】［レジスタの説明］このセクションはホス
トシステムのソフトウェアがＱＡＤＣに提供しかつＱＡ
ＤＣから得る制御、ステータス、デジタルポート、およ
びＣＣＷ情報の詳細なフォーマットを説明する。以下の
サブセクションでは４つのタイプのワードフォーマット
が説明される。第１のものはホストシステムのソフトウ
ェアがＱＡＤＣモジュールを構成しかつ初期化するため
に提供する制御ワードである。第２のものはデジタル・
データポートである。第３のものはホストシステムのソ
フトウェアが割り込みフラグを含む、ＱＡＤＣの現在の
動作を決定するために読取るステータスワードである。 最後のものはＣＣＷキューから得られる各々のＡ／Ｄ変
換のための変換コマンドワードである。

【００２５】［モジュール構成レジスタ（ＭＣＲ）］図
１２は、Ａ／Ｄ変換器モジュールのモジュール構成レジ
スタのフォーマットを示す。該モジュール構成レジスタ
はホストシステムのソフトウェアからＱＡＤＣへの初期
化情報を含む。この情報は典型的にはパワーアップに応
じて一度セットアップされ、かつ、勿論必要であれば代
えることはできるが、通常の動作中は変更されない。ス
タンバイモード選択、管理スペース選択、および割込み
調停（ａｒｂｉｔｒａｔｉｏｎ）が含まれる。 ＳＴＯＰ−ストップモード（ビット位置：１５）機能：
ストップモード選択（クロック停止、アナログ回路パワ
ーダウン） リセット状態：ＳＴＯＰ＝０ ホストシステムのソフトウェアはＡ／Ｄ変換器に対する
クロック信号を切断しかつ電力を低減するためにアナロ
グ回路をパワーダウンすることができる。セットされた
場合、ＳＴＯＰビットは進行中のいずれの変換シーケン
スをも中断する。アナログ回路へのバイアス電流がター
ンオフされるから、ＱＡＤＣモジュールはＳＴＯＰビッ
トをクリアした後アナログ回路を安定化するためにいく
らかのリカバリ時間を必要とする。 ＦＲＺ−フリーズイネーブル（ビット位置：１４）機能
：イネーブルを凍結（モジュール動作の一時的中止） リセット状態：ＦＲＺ＝０ アプリケーションをデバックする時、多くの場合ブレイ
クポイントに遭遇した時にＱＡＤＣモジュールを停止さ
せることが有用である。ＦＲＺ＝１およびＩＭＢのＩＦ
ＲＥＥＺＥＢ信号が肯定されている場合、現在の変換が
中断され、かつキューはそれがサービスを必要とするこ
とを通知するモードに留められる。ＱＡＤＣクロックが
停止され、それにより周期的タイマも進行しないように
される。フリーズモードの間に生ずるいずれの外部トリ
ガ事象も記録されない。ＩＭＢのＩＦＲＥＥＺＥＢ信号
が否定された時、変換は再びキューの先頭で始まる。フ
リーズモードから退出した時いずれのキューもサービス
を待っておらなければ、モジュールは適切なキュートリ
ガが発生するのを待機する。 ＳＵＰＶ−管理空間（ビット位置：７）機能：管理スペ
ースの選択 リセット状態：ＳＵＰＶ＝１ いくつかのホストＣＰＵおよびソフトウエア・システム
は２つのアドレス可能な空間を許容する。すなわち、い
ずれのソフトウエアにもアクセス可能な制限のない空間
、およびシステムソフトウエア（オペレーティングシス
テム）からのみアクセス可能な管理（ｓｕｐｅｒｖｉｓ
ｏｒ）空間である。他のホストＣＰＵはこのオプション
を含まずかつ従って常にＱＡＤＣの見晴らしのよい点か
らの管理モードにある。ＲＡＭレジスタテーブル（８０
、図４および図５）における最初の３つのレジスタワー
ドのロケーションは、モジュール構成レジスタ、テスト
レジスタ、および割込みレジスタであるが、常にスーパ
バイザ空間にある。残りの制御、ステータス、およびポ
ートレジスタはＳＵＰＶビットを介してプログラム可能
である。図１３は、ＱＡＤＣのモジュール構成レジスタ
のＳＵＰＶビットの使用を示す。ＳＵＰＶ＝１の場合、
すべてのＱＡＤＣステータス、制御、およびポートレジ
スタはスーパバイザモードにおいてのみアクセス可能で
ある。ＳＵＰＶ＝０の場合は、それらはスーパバイザま
たは無制限モードにおいてアクセスされ得る。ＱＡＤＣ
が管理／無制限モードをサポートしないホストＣＰＵと
ともに使用された時には、ＳＵＰＶビットの状態は重要
ではない。 ＩＡＲＢ−割込み調停番号（ビット位置：０−３）機能
：割込み調停優先順位番号を規定する。 リセット状態：ＩＡＲＢ＝０００１ ＱＡＤＣ内で、割込みレベルが割込みレジスタ（図１４
）を介して各割込みソースに割当てられる。多重ＩＭＢ
モジールは各割込みレベルについて割込みを要求するこ
とができるから、割当てられたレベル内での割込みの優
先順位はＩＡＲＢフィールドとともに規定される。一旦
ホストＣＰＵがある特定のレベルで割込み要求を処理し
始めると、調停サイクルはどの割込みがそのレベルで要
求しているもののうちサービスされるべきであるかを決
定する。ＩＡＲＢの００００状態は有効ではなく、割込
みサービスに対し調停できる１５までのＩＭＢモジュー
ルを残している。最も低い優先順位は０００１でありか
つ最も高いものは１１１１である。割込みレベルおよび
優先順位（ＩＮＬ１およびＩＮＬ２、プラスＩＡＲＢ）
を確立する７ビットが全システムにわたり独特のもので
あることを保証するのは初期化のホストシステムのソフ
トウエアの責任である。首尾よい割込み調停は２つの割
込みが同じレベルとなっておらないことおよびモジュー
ル間バス（ＩＭＢ）において使用されるべき優先順位に
依存する。

【００２６】［テストレジスタ］テストレジスタは製造
中に使用される種々のテストモードを制御し、通常のア
プリケーションにおいて使用することを意図していない
。テストレジスタは、ＩＭＢのＩＴＳＴＭＯＤＢライン
が肯定されている、テストモードにおいてのみ書込み可
能である。非テストモードにおいては、テストレジスタ
は読取ることのみが可能であるが、書込みはなんらの効
果も持たない。

【００２７】［割込みレジスタ］モジュール間バス（Ｉ
ＭＢ）は割込み要求を完全に識別するために３つのこと
を要求する。第一に、該要求は７つのレベルの内の１つ
で肯定されなければならない。ＱＡＤＣモジュールは２
つの別個の割込み要求ソースを有するから、２つの３ビ
ットのソフトウエアにより提供されるパラメータが各ソ
ースに対する要求レベルを規定する。従って、そのレベ
ル内の１５の可能な優先順位の内の１つがＩＭＢにおけ
る調停プロセスにより決定される。ＱＡＤＣは調停の優
先順位のためにモジュール構成レジスタに４ビットを含
む。第三に、各割込みソースに対するソフトウエアのエ
ントリポイントを識別するために８ビットのベクトル数
がＩＭＢに与えられている。図１４は、Ａ／Ｄ変換器モ
ジュールの割込みレジスタのフォーマットを示す。 ＩＮＬ１−割込みレベル１（ビット位置：１２−１４）
機能：キュー１の割込みレベルを規定する。 リセット状態：ＩＮＬ１＝０００ ホストシステムのソフトウエアがキュー１の完了割込み
を７つの割込みレベルの内の１つに割当てるために３つ
のビットが使用される。０００状態は割込みをディスエ
ーブルする。レベル００１は最も低い優先順位の割込み
レベルであり、かつレベル１１１は最も高いものである
。ＱＡＤＣはホストＣＰＵに対する７つの割込み要求の
どれが肯定されるべきかを決定するためのレベル番号を
使用する。ホストＣＰＵはより高いレベルの他の割込み
がない場合に割込みが発生することを許容する。１５ま
での異なる割込みがホストシステムのソフトウエアによ
り、各々に独自の割込み優先順位が割当てられるとすれ
ば、特定の割込みレベルに割当てできる。 ＩＮＬ２−割込みレベル２（ビット位置：８−１０）機
能：キュー２の割込みレベルを規定する。 リセット状態：ＩＮＬ２＝０００ ホストシステムのソフトウエアが７つの割込みレベルの
内の１つにキュー２の完了割込みを割当てるために３ビ
ットが使用される。０００状態は割込みをディスエーブ
ルする。レベル００１は最も低い優先順位の割込みレベ
ルであり、かつレベル１１１は最も高いものである。Ｑ
ＡＤＣはホストＣＰＵに対する７つの割込み要求の内の
どれが肯定されるべきかを決定するためにレベル番号を
使用する。ホストＣＰＵはより高いレベルの他の割込み
がない場合に割込みが発生することを許容する。１５ま
での異なる割込みがホストシステムのソフトウエアによ
り、各々に独自の割込み優先順位が割当てられるものと
すれば、特定の割込みレベルに割当てることができる。 ＩＮＴＶ−割込みベクトル番号（ビット位置：０−７）
機能：割込みベクトルの規定 リセット状態：＄０Ｆ 割込みベクトル番号はホストシステムのソフトウエアに
より規定される。ＱＡＤＣは２つの割込みベクトルを、
ＣＣＷキューの各々に対し１つずつ、使用する。従って
、ホストシステムのソフトウエアは割込みベクトル番号
の高い位の７ビットをＱＡＤＣ割込みレジスタに書込む
。ＱＡＤＣはバスＩＡＣＫ（割込みアクノレッジ）サイ
クルの間に第８のビットをホストＣＰＵに戻す。ＣＣＷ
キュー１の完了からの割込みは２進ｘｘｘｘ　　ｘｘｘ
０の割込みベクトルを戻し、ここでｘｘｘｘ　　ｘｘｘ
はＩＮＴＶフィールドである。ＣＣＷキュー２完了から
の割込みは戻されたベクトルをｘｘｘｘ　　ｘｘｘ１に
する。該ベクトル番号はホストＣＰＵが割込みルーチン
のためのプログラムカウンタを得るメモリ中の場所を識
別させる。割込みベクトル番号は割込みレベルおよび調
停の優先順位とは独立なものである。

【００２８】［ポートデータ・レジスタ］それらのアナ
ログ入力、外部トリガ入力、または外部マルチプレクサ
のインタフェースのために必要でないすべてのＱＡＤＣ
ピンもまたデジタルポートピンとして使用できる。以下
の説明は内部多重モードで動作する、最も高いピンカウ
ント版のモジュールに言及する。より少ないピンを使用
するバージョンではデジタルポートの全幅は利用できな
い。図１５は、Ａ／Ｄ変換器モジュールの８ビットのポ
ートＡおよびポートＢのデータレジスタのフォーマット
を示す。 ポートＡデータレジスタ（ビット位置：８−１５）機能
：入力／出力データレジスタ ポートＡは汎用目的のデジタル入力または出力信号のた
めに使用できる双方向の８ビットＩ／Ｏポートである。 ポートＢデータレジスタ（ビット位置：０−７）機能：
入力データレジスタ ポートＢは汎用目的のデジタル入力信号のために使用で
きる入力のみの８ビットデジタルポートである。

【００２９】［ポートデータ方向レジスタ］デジタルＩ
／Ｏポートに関連するデータ方向レジスタ（ＤＤＲ）は
各々の双方向性ピンが入力であるかあるいは出力である
かを規定する。図１６は、Ａ／Ｄ変換器モジュールのポ
ートＡデータ方向レジスタのフォーマットを示す。 ポートＡデータ方向レジスタ（ビット位置：８−１５）
機能：ポートＡのピン機能を入力または出力として規定
する。 リセット状態：＄００ 最大のピンカウント構成においては、ポートＡのすべて
の８ビットは双方向性である。各々のピンに関連するデ
ータ方向レジスタのビットは該ピンが入力信号または出
力信号のいずれを取扱うかを規定する。パワーアップに
応じて、データ方向レジスタはリセットされ、かつすべ
てのポートのピンは入力である。ホストシステムのソフ
トウエアはそのピンに対するデータ方向ビットに２進１
を書込むことによりあるピンを駆動出力信号として選択
する。ＤＤＲがあるピンを出力であると規定した時、ポ
ートＡデータレジスタのホストシステムのソフトウエア
による読取りは、リード・モディファイ・ライト命令を
許容するため、実際のピンではなく、出力ポートのデー
タレジスタの状態を得る。

【００３０】［制御レジスタ０］図１７は、Ａ／Ｄ変換
器モジュールの制御レジスタ０のフォーマットを示す。 制御レジスタ０は、ＣＣＷキューの１つのみでなく、全
変換器のための初期化情報を含む。このワードの制御フ
ィールドのいくつかはＣＣＷによって参照されるパラメ
ータを規定する。 ＭＵＸ外部多重モード（ビット位置：１４，１５）機能
：外部多重チャネル選択をイネーブルするリセット状態
：００ ホストシステムのソフトウエアはＭＵＸモードをセット
することによりチャネルの数の拡張を可能にすることが
できる。ＭＵＸ＝００の場合、最大１６チャネルが利用
できる。ＭＵＸ＝０１は１つの外部マルチプレクサのチ
ップによる拡張を可能にする。外部マルチプレクスモー
ドの各々においては、ＰＡ０，ＰＡ１，およびＰＡ２の
ピンは多重化されたアドレス出力ピン（ＭＡ０，ＭＡ１
およびＭＡ２）となり、それによりＣＣＷの５ビットの
ＣＨＡＮフィールドから３ビットを出力する。ＰＢ１ピ
ンは多重化されたチャネルのアナログ入力ピン、ＡＮｘ
、となる。ＭＵＸ＝１０は２つの外部マルチプレクサの
ための拡張を可能にする。このモードにおいては、ＰＢ
２は付加的な多重化アナログ入力ピン、ＡＮｙ、となる
。ＡＮｘピンは１６−３０の範囲におけるすべての偶数
チャネルのために使用される。同様に、ＡＮｙピンは、
１７−３１の範囲におけるすべての奇数チャネルのため
に使用される。これらの２つの入力は対として働き、従
って外部多重チャネルに対する同時的なサンプル機能を
拡張する。ＭＵＸ＝１１は３つの外部マルチプレクサの
ための拡張を可能にする。このモードにおいては、ＰＢ
３ピンは付加的な多重化チャネルのアナログ入力ピン、
ＡＮｚ、となる。このモードを使用するのは主にそれが
その一部である集積回路全体に対するＱＡＤＣモジュー
ルに１０から１４ピンのみが割当てできる場合である。 以下のテーブルはＭＵＸフィールドの４つの状態を要約
するものである。 ＭＵＸ＝００　　内部多重、１６チャネルが可能。 ＭＵＸ＝０１　　外部多重（１ユニット）、２０チャネ
ルが可能。 ＭＵＸ＝１０　　外部多重（２ユニット）、２７チャネ
ルが可能。 ＭＵＸ＝１１　　外部多重（３ユニット）、２７の可能
なチャネル、に加えてデジタルポートピン。 ＩＳＴ１−入力サンプル時間（ビット位置：８，９）機
能：ＣＣＷ　　ＩＳＴビット＝１に対し入力サンプル時
間を選択。 リセット状態：００ より高いソースインピーダンスに接続されたチャネルに
対しては、変換の精度を保証するためにより長いサンプ
ル時間が要求される。他の信号はできるだけ早く変換さ
れることが必要である。ＣＣＷにおけるＩＳＴビットは
２つのサンプル時間の内どれがその変換に適用されるべ
きかを選択する。ＣＣＷ　　ＩＳＴ＝１の場合、制御レ
ジスタ０の２つのＩＳＴ１ビットが入力サンプル時間を
規定する。本実施例においては４つの選択可能な入力サ
ンプル時間がある。すなわち、 　　　　ＩＳＴ１＝００　　入力サンプル時間＝Ｔａｄ
ｃｃｋ×１６　　　　ＩＳＴ１＝０１　　入力サンプル
時間＝Ｔａｄｃｃｋ×３２　　　　ＩＳＴ１＝１０　　
入力サンプル時間＝Ｔａｄｃｃｋ×６４　　　　ＩＳＴ
１＝１１　　入力サンプル時間＝Ｔａｄｃｃｋ×１２８
ＰＲＥＳ−プリスケーラ（ビット位置：０−４）機能：
ＱＡＤＣ動作クロック比に対しＩＭＢシステムクロック
を規定 リセット状態：１１１１ ＱＡＤＣ動作クロック時間（Ｔａｄｃｃｋ）は、入力サ
ンプル時間、変換時間、および周期的タイマを含む、す
べてのＡ／Ｄ変換機能に対するタイムベースである。プ
リスケーリングはＩＭＢシステムクロック（Ｉｃｌｏｃ
ｋ信号）およびＱＡＤＣモジュールのＴａｄｃｃｋ内部
クロックの間にある。プリスケーラはその出力周波数が
Ｔａｄｃｃｋの許容差内に入るようにホストシステムの
ソフトウエアによりプログラムされなければならない。 システムクロック（Ｔｃｌｏｃｋ）周波数の広範囲の選
択を許容するため、ＱＡＤＣプリスケーラはモジュラス
・プログラム可能（ｍｏｄｕｌｕｓ−ｐｒｏｇｒａｍｍ
ａｂｌｅ）である。４ビットモジュラスのプリスケーラ
は、クロックの対称性を保証するため２分割段が続くが
、以下のテーブルに示されるように、システムクロック
期間を、偶数の整数で増分する、２から３０により乗算
する。 　　　　　　　　　　　　　　　　　　　　　　　　　
　　　動作クロック時間ＰＲＥＳ＝００００　　ＱＡＤ
Ｃクロック時間（Ｔａｄｃｃｋ）＝Ｔｃｌｏｃｋ×２　
ＰＲＥＳ＝０００１　　ＱＡＤＣクロック時間（Ｔａｄ
ｃｃｋ）＝Ｔｃｌｏｃｋ×４　ＰＲＥＳ＝００１０　　
ＱＡＤＣクロック時間（Ｔａｄｃｃｋ）＝Ｔｃｌｏｃｋ
×６　ＰＲＥＳ＝００１１　　ＱＡＤＣクロック時間（
Ｔａｄｃｃｋ）＝Ｔｃｌｏｃｋ×８　ＰＲＥＳ＝０１０
０　　ＱＡＤＣクロック時間（Ｔａｄｃｃｋ）＝Ｔｃｌ
ｏｃｋ×１０　　　　　　　　… ＰＲＥＳ＝１１０１　　ＱＡＤＣクロック時間（Ｔａｄ
ｃｃｋ）＝Ｔｃｌｏｃｋ×２８ＰＲＥＳ＝１１１０　　
ＱＡＤＣクロック時間（Ｔａｄｃｃｋ）＝Ｔｃｌｏｃｋ
×３０ＰＲＥＳ＝１１１１　　ＱＡＤＣクロック時間（
Ｔａｄｃｃｋ）＝Ｔｃｌｏｃｋ×３２

【００３１】［制御レジスタ１］図１８は、Ａ／Ｄ変換
器モジュールの制御レジスタ１のフォーマットを示す。 制御レジスタ１はキュー１の動作のためのモード制御レ
ジスタである。ホストシステムのソフトウエアはキュー
サービス論理の動作モードを規定する。１つのキーの目
的は該キューの第一のＣＣＷにより変換シーケンスを開
始するための基準を確立することである。第一の変換は
外部信号により、あるいはホストシステムのソフトウエ
アコマンドにより開始できる。制御レジスタ１はまたホ
ストシステムのソフトウエアが変換完了割込みをイネー
ブルすることを許容する。 ＣＩＥ１−完了割込みイネーブル１（ビット位置：１５
） 機能：キュー１の完了に応じて割込みをイネーブルする
リセット状態：０ ＣＩＥ１＝０はキュー１に関連する変換完了割込みをデ
ィスエーブルする。ＣＩＥ１＝１はキュー１のＣＣＷシ
ーケンスの最後の変換の後に割込みを可能にする。該シ
ーケンスの最後の変換はＣＣＷポインタがキュー２の初
めにあるか、エンドオブキュー・コードがＣＣＷのＣＨ
ＡＮフィールドに表れるか、あるいはキューＲＡＭの終
りに到達した場合に識別される。 ＭＱ１−モード、キュー１（ビット位置：８，９）機能
：キュー１に対する動作モードを選択するリセット状態
：００（２進） ２つのビットがＣＣＷテーブルにおけるキュー１の動作
モードを規定する。これらのビットはホストシステムの
ソフトウエアにより制御レジスタ１に書込まれる。それ
らがＱＡＤＣにより変更される唯一の場合はソフトウエ
ア開始モードであり、その場合該モードは１つの変換シ
ーケンスの後にディスエーブルされた状態に変更される
。アナログサブシステム（サンプル・アンド・ホールド
、およびＡ／Ｄ変換器）によるサービスを待っているア
クティブＣＣＷがキュー１にある場合、それらはキュー
２のいずれの係属中のＣＣＷに対しても優先度を有する
。ＭＱ１に対し選択されたモードおよびキュー１に割当
てられたチャネルは従って高い優先度のＡ／Ｄ変換であ
る。従って、キュー１は連続モードを含まないが、その
理由はこれがキュー２の動作を妨げるからである。以下
は、キュー１の動作モードを要約したものである。 ＭＱ１＝００　　ディスエーブル、変換なしＭＱ１＝０
１　　ソフトウエア開始、０１をＭＱ１にローディング
する行為とともに変換シーケンスを開始ＭＱ１＝１０　
　外部トリガ１、正のエッジが変換シーケンスを開始 ＭＱ１＝１１　　外部トリガ１、負のエッジが変換シー
ケンスを開始

【００３２】［制御レジスタ２］図１９は、Ａ／Ｄ変換
器モジュールの制御レジスタ２のフォーマットを示す。 制御レジスタ２はキュー２のＣＣＷの動作のためのモー
ド制御レジスタである。ホストシステムのソフトウエア
はキューサービス論理の動作モードを規定する、すなわ
ち、キュー２における最初のＣＣＷによって変換シーケ
ンスを開始するための基準を規定する。最初の変換は最
後のシーケンスが完了した直後（連続モード）に、規則
的な時間インターバルで、または外部トリガが発生した
場合に、ホストシステムのソフトウエアコマンドにより
開始できる。 ＣＩＥ２−完了割込みイネーブル２（ビット位置：１５
） 機能：キュー２の完了に応じて割込みをイネーブルリセ
ット状態：０ ＣＩＥ２＝０はキュー２に関連する変換完了割込みをデ
ィスエーブルする。ＣＩＥ２＝１はキュー２のＣＣＷシ
ーケンスの最後の変換の後に割込みをイネーブルする。 該シーケンスの最後の変換はＣＣＷインデックスポイン
タがテーブルの最後のロケーションにあるかまたはＣＣ
ＷのＣＨＡＮフィールドがエンドオブキュー・コードで
ある場合に識別される。 ＭＱ２−モード、キュー２（ビット位置：１２−１４）
機能：キュー２に対する動作モードを選択するリセット
状態：００００（２進） ４ビットがＣＣＷテーブルにおけるキュー２の動作モー
ドを決定する。これらのビットはホストシステムのソフ
トウエアにより制御レジスタ２に書込まれる。それらが
ＱＡＤＣにより変更される唯一の場合はソフトウエア開
始モードであり、その場合前記モードは１つの変換シー
ケンスの後にディスエーブルされた状態に変更される。 アナログサブシステム（サンプル・アンド・ホールド、
およびＡ／Ｄ変換器）によるサービスを待っているアク
ティブＣＣＷがキュー１にある場合、それらはキュー２
のいずれの係属中のＣＣＷに対しても優先度を持つ。選
択されたモードおよびキュー２に割当てられたチャネル
は従ってより低い優先度のＡ／Ｄ変換であるべきである
。マイクロコントローラ・ユニットに集積された従来技
術のＡ／Ｄ変換器によれば、一般的なソフトウエアの使
用方法はＡ／Ｄ変換シーケンスを開始するために周期的
な割込み（リアルタイムのクロック割込み）ルーチンの
ためのものである。ＱＡＤＣはホストシステムのソフト
ウエアが変換走査を開始しなければならない必要性を避
けるために周期的タイマを含む。ＭＱ２フィールドは周
期的モードを選択しかつ時間インターバルを決定する。

【００３３】 　　　　［周期的タイマインターバル］ＭＱ２＝０００
０　　ディスエーブル、変換なしＭＱ２＝０００１　　
ソフトウエア開始、０００１をＭＱ２にローディングす
る行　　　　　　　　　　　　　　　　　　為とともに
変換シーケンス開始ＭＱ２＝００１０　　外部トリガ２
、正のエッジが変換シーケンスを開始ＭＱ２＝００１１
　　外部トリガ２、負のエッジが変換シーケンスを開始
ＭＱ２＝０１００　　連続モード ＭＱ２＝０１０１　　周期的タイマインターバル＝Ｔａ
ｄｃｃｋ×１２８ＭＱ２＝０１１０　　周期的タイマイ
ンターバル＝Ｔａｄｃｃｋ×２５６ＭＱ２＝０１１１　
　周期的タイマインターバル＝Ｔａｄｃｃｋ×５１２Ｍ
Ｑ２＝１０００　　周期的タイマインターバル＝Ｔａｄ
ｃｃｋ×１０２４ＭＱ２＝１００１　　周期的タイマイ
ンターバル＝Ｔａｄｃｃｋ×２０４８ＭＱ２＝１０１０
　　周期的タイマインターバル＝Ｔａｄｃｃｋ×４０９
６ＭＱ２＝１０１１　　周期的タイマインターバル＝Ｔ
ａｄｃｃｋ×８１９２ＭＱ２＝１１００　　周期的タイ
マインターバル＝Ｔａｄｃｃｋ×１６３８４ＭＱ２＝１
１０１　　周期的タイマインターバル＝Ｔａｄｃｃｋ×
３２７６８ＭＱ２＝１１１０　　周期的タイマインター
バル＝Ｔａｄｃｃｋ×６５５３６ＭＱ２＝１１１１　　
周期的タイマインターバル＝Ｔａｄｃｃｋ×１３１０７
２ＢＱ２−キュー２の始まり（ビット位置：０−４）機
能：キュー２が始まるＣＣＷのアドレスを指示する。 リセット状態：１１１１１ キユー１およびキュー２の長さを変化できるようにする
ためには、ホストシステムのソフトウエアにより初期化
されたポインタがキュー２が始まるＣＣＷテーブルのロ
ケーションを識別するために使用される。ＢＱ２はキュ
ー１の終りとともに、キュー２の始めの位置を検出する
ために使用される。もしキュー２がより高い優先順位の
キュー１に割込まれれば、キュー１が完了した後キュー
２は自動的にその先頭位置において再スタートする。

【００３４】［ステータスレジスタ］ステータスレジス
タはホストシステムのソフトウエアにより読むことがで
きかつ変換キューおよびＱＡＤＣモジュール全体に関連
する情報を含む。図２０は、Ａ／Ｄ変換器モジュールの
ステータスレジスタのフォーマットを示す。 ＣＣＦ１−変換完了フラグ１（ビット位置：１５）機能
：キュー１の変換シーケンス完了を示す。 リセット状態：０ 変換完了フラグ１はキュー１の最後の変換が終了した時
にＱＡＤＣによりセットされる。ＣＣＦ１は対応する割
込みがイネーブルされているか否かにかかわらずホスト
システムのソフトウエアに利用可能なステータスビット
である。ＣＣＦ１＝１の場合、割込みがイネーブルされ
（ＣＩＥ１＝１）、かつ割込みレベルフィールド（ＩＮ
Ｌ１）は非ゼロ値であり、ＱＡＤＣは割込みレジスタに
おけるレベル（ＩＮＬ１）、モジュール構成レジスタに
おける優先順位（ＩＡＲＢ）、および割込みレジスタに
おけるベクトル番号（ＩＮＴＶ）を用いてホストＣＰＵ
に割込み要求を生成する。ＣＣＦ１フラグはそれがゼロ
に書込まれた時ゼロにクリアバックされかつそれは最後
の読取りの時に１であった。 ＣＣＦ２−変換完了割込みフラグ２（ビット位置：１４
） 機能：キュー２の変換シーケンス完了を指示する。 リセット状態：０ 変換完了フラグ２はキュー２の最後の変換が終了した時
にＱＡＤＣによりセットされる。ＣＣＦ２は対応する割
込みがイネーブルされているか否かにかかわらずホスト
システムのソフトウエアに入手可能なステータスビット
である。ＣＣＦ２＝１の場合、割込みはイネーブルされ
ており（ＣＩＥ２＝１）、かつ割込みレベルフィールド
（ＩＮＬ２）は非ゼロ値であり、ＱＡＤＣは割込みレジ
スタのレベル（ＩＮＬ２）、モジュール構成レジスタに
おける優先順位（ＩＡＲＢ）、および割込みレジスタに
おけるベクトル番号（ＩＮＴＶ）を用いてホストＣＰＵ
に割込み要求を生成する。ＣＣＦ２フラグはそれがゼロ
に書込まれる時にゼロにクリアバックされかつそれは最
後の読取りの時には１であった。 ＢＳＹ−ビジー（ビット位置：１３） 機能：進行中のサンプル／ホールドまたは変換を指示す
る。 リセット状態：０ キュー１またはキュー２からのＣＣＷがサンプル・アン
ド・ホールドおよび／またはＡ／Ｄ変換器により処理が
進行中の場合は、ＢＳＹステータスビットが１にセット
される。アナログサブシステムがいずれのキューにもア
クティブに働いていない場合には、該ステータスビット
はゼロである。 ＣＷＰ−コマンドワード・ポインタ（ビット位置：０−
４） 機能：実行すべき現在のまたは最後のＣＣＷのアドレス
を指示する。 リセット状態：０００００（２進） 変換コマンドワード（ＣＣＷ）テーブルの長さは３２ワ
ードの長さである。５ビットのステータスフィールドが
含まれておりホストシステムのソフトウエアがどのＣＣ
Ｗが現在実行しておりまたは最後に実行を完了したかを
見ることができるようにする。ホストシステムのソフト
ウエアは従って変換シーケンスの進行を監視できる。変
換器がビジーの場合、ＣＷＰはＣＣＷがサービスを受け
ていることを示す。ビジーでない場合は、ＣＷＰは完了
した最後のＣＣＷを示す。

【００３５】［変換コマンドワード］変換コマンドワー
ド（ＣＣＷ）テーブルにおけるエントリは８ビットのＣ
ＣＷである。ＣＣＷはホストシステムのソフトウエアに
よって書かれかつＱＡＤＣによって変更されない。ＣＣ
Ｗは１つのアナログレベルのサンプルを取りかつそれを
デジタル結果に変換するためのコマンドビットを含む。 ＣＣＷの下位ビット（ＣＨＡＮ，ＩＳＴおよびＲＳＩ）
はＡ／Ｄ変換器のサンプル・アンド・ホールド部分のた
めのコマンド情報を含む。ＣＣＷのＲＥＦビットは変換
の間に使用するための基準対を特定する。ＣＣＷの各フ
ィールドを次に説明する。 ＲＥＦ−代わりの基準イネーブル（ビット位置：７）機
能：変換プロセスのための主要なまたは代わりの基準を
選択する。 リセット状態：初期化されない ＲＥＦビットがゼロの場合は、ＶＲＨ０ピンは高い基準
レベルとして使用され、かつＶＲＬ０ピンは変換のため
の低い基準レベルとして使用される。ＲＥＦビットが１
にセットされている場合は、交替用または代わりの高い
および低い基準電圧、ＶＲＨ１およびＶＲＬ１が代わり
に使用される。 ＲＳＩ−再サンプル禁止（ビット位置：６）機能：同時
サンプリングのためにアナログ入力の再サンプルを禁止
する。 リセット状態：初期化されない 通常の動作（ＲＳＩ＝０）においては、２つの隣接する
チャネルが同時にサンプルされるが、ＣＣＷ　　ＣＨＡ
Ｎフィールドにより示される１つのみが変換される。ユ
ーザが同時的にサンプルされた隣接チャネルの変換を希
望する場合は、ＣＣＷのＲＳＩビットが１にセットされ
、再サンプルを禁止する。ＣＨＡＮフィールドの最も低
い位のビットはＣＨＡＮフィールドにおけるより高い位
のビットにより選択された２つのチャネルの間のトグル
として作用する。チャネル１は同時にはサンプルされ得
ないが、その理由はそれがチャネル０と対になっている
からであり、これは最後のＣＣＷに対するコードである
。 ＩＳＴ−入力サンプル時間（ビット位置：５）機能：２
つの入力サンプル時間の内の１つを選択する。 リセット状態：初期化されない ＣＣＷにおけるＩＳＴビットが０の場合は、２つのデフ
ォールト入力サンプル時間の内の１つが使用される。あ
るシーケンス（キュー１およびキュー２の最初のＣＣＷ
）の最初の変換に対し、デフォールトサンプル時間は数
サイクルであり、かつそのキューの後続の変換に対して
は、サンプル時間は変換時間である。ＣＣＷのＩＳＴビ
ットが１である場合は、制御レジスタ０のＩＳＴ１フィ
ールドは入力サンプル時間を選択するために使用される
。 ＣＨＡＮ−チャネル番号（ビット位置：０−４）機能：
入力チャネル番号を選択する。 リセット状態：初期化されない ＣＨＡＮビットはどのアナログ入力信号がＡ／Ｄ変換器
に接続されるかを選択する。制御レジスタ０におけるＭ
ＵＸビットがクリアされる時、ＱＡＤＣモジュールは内
部多重モードにある。このモードにおいては、５つのＣ
ＨＡＮビットがＱＡＤＣをイネーブルし、モジュールの
バージョンに応じて、１６までの入力チャネル、に加え
て内部テストチャネルを、図９に示されるように、選択
する。１６より少ない外部チャネルを有するマイクロコ
ントローラの構成に対しては、不接続のピンはＶＤＤＡ
／ＶＲＨ０またはＶＳＳＡ／ＶＲＬ０に接続される。制
御レジスタ０におけるＭＵＸビットが００でない場合は
、外部多重モードの１つが使用されている。５つのＣＨ
ＡＮビットが再マップされ、それによりチャネル番号の
いくつかが外部的に多重化される。図９のテーブルは各
々の多重モードに対するＣＨＡＮチャネル番号の定義を
示す。ＣＨＡＮワードの１つ（ＣＨＡＮ＝０００００）
は多重化入力チャネルの代わりにエンドオブキュー表示
として使用される。制御論理がＣＣＷテーブルのこのエ
ンドオブキュー・コードに遭遇すると、それ以上の変換
は該キューを通じてその走査については行われない。さ
らに、上に述べたように、ＣＣＷはもし望むなら１つま
たはそれ以上の任意選択的な制御フィールドを含むこと
ができる。たとえば、もし異なる変換器の分解能が取入
れられる必要があればあるフィールドは変換器の分解能
を特定することができる。他のフィールドはすぐ後に説
明するようにしてデータ結果の配列を選択するために２
つの上位アドレスビットを使用するよりはむしろ、デー
タ結果の配列（ａｌｉｇｎｍｅｎｔ）を指定するために
使用することができる。一旦キューがホストシステムの
ソフトウエアによりロードされると、そのようなソフト
ウエアによるそれ以上の介在なしに、サンプリングおよ
び変換動作が行われることは本発明の大きな利点である
が、ホストシステムのソフトウエアは該キューに格納さ
れている情報を動的に変更することも可能である。これ
は通常より低い優先度のキュー（たとえば、キュー２）
に対してのみ行われるが、その理由はより高い優先度の
キュー（キュー１）は通常比較的高速で変化する信号に
対する高いデューティサイクルの動作のために使用され
るからである。キュー２の制御情報を変更する１つの目
的は、キュー１の制御のもとでサンプルされかつ変換さ
れているものに比較して通常比較的低速で変化するアナ
ログ信号の周期的なサンプリングおよび変換を指定する
ことである。

【００３６】［結果ワードフォーマットのオプション］
図２１は、少なくとも３つの異なるデータフォーマット
のオプションにおける変換結果テーブルに格納された結
果ワードを読むために要求されるアドレス（すなわち、
絶対アドレス、ここで“ｘ”はＱＡＤＣモジュールの任
意的なベースアドレスを表す）を示す。該アドレスは、
右ジャスティファイされた、符号なしフォーマットにお
ける、それぞれ、３２の結果ワードＲＳＬＴ０〜ＲＳＬ
Ｔ３１に対する＄ＸＡ０，＄ＸＡ２，＄ＸＡ４，他から
＄ＸＤＥまでである。該アドレスは、左ジャスティファ
イされた、符号付きフォーマットにおいては、それぞれ
、３２の結果ワードＲＳＬＴ０〜ＲＳＬＴ３１に対し＄
Ｘ１２０，＄Ｘ１２２，他から＄Ｘ１５Ｅまでである。 また、該アドレスは、左ジャスティファイされた、符号
なしフォーマットにおいては、それぞれ、３２の結果ワ
ードＲＳＬＴ０〜ＲＳＬＴ３１に対し＄Ｘ１Ａ０，＄Ｘ
１Ａ２，他から＄Ｘ１ＤＥまでである。図２２の（ａ）
、および（ｂ）は、図２に示されるデータフォーマット
論理６８の詳細な論理的構成を示す。１０ビットの結果
ワードは１０ビットのバス６５を介して結果テーブル６
４から読まれ、かつ各ビット（ＲＥＳＵＬＴ［０］〜Ｒ
ＥＳＵＬＴ［９］）はそれぞれのライン１４０−１４９
によって受信される。２つの上位アドレスビットは符号
制御１３０および左／右ジャスティファィ制御１３２の
ラインにより受信される。ライン１３０および１３２は
ＮＡＮＤゲート１３４に入力され、該ＮＡＮＤゲート１
３４の出力は排他的ＯＲゲート１８０への１つの入力を
形成する。左／右ジャスティファイ制御ライン１３２は
またライン部１３７を介して第一のシリーズの伝達ゲー
ト１５０−１６５の非反転制御端子にかつ第二のシリー
ズの伝達ゲート１５０′−１６５′の反転制御端子に結
合されている。左／右ジャスティファイ制御ライン１３
２はまたライン部１３８を介してインバータ１３６に結
合され、該インバータ１３６の出力は第一のシリーズの
伝達ゲート１５０−１６５の反転制御端子にかつ第二の
シリーズの伝達ゲート１５０′−１６５′の非反転制御
端子に結合されている。伝達ゲート１５０′−１５９′
の入力端子は、それぞれ、ＲＥＳＵＬＴ［０］−ＲＥＳ
ＵＬＴ［９］ライン１４０−１４９に結合され、それら
の出力端子はそれぞれインバータ１５０″−１５９″に
結合されている。伝達ゲート１６０′−１６５′の入力
端子はグランドに接続されている。伝達ゲート１５６−
１６５の入力端子はまた、それぞれ、ＲＥＳＵＬＴ［０
］−ＲＥＳＵＬＴ［９］ライン１４０−１４９に結合さ
れており、かつそれらの出力端子は、それぞれ、インバ
ータ１５６″−１６５″に結合されている。伝達ゲート
１５０−１５５の入力端子はグランドに接続されている
。インバータ１５０″−１６４″の出力は、それぞれ、
ＤＡＴＡ［０］〜ＤＡＴＡ［１４］を表す。伝達ゲート
１６５および１６５′の出力は排他的ＯＲゲート１８０
の第二の入力に結合されており、該排他的ＯＲゲート１
８０の出力はＤＡＴＡ［１５］である。出力ＤＡＴＡ［
０］〜ＤＡＴＡ［１５］は１６ビットのバス６７に結合
されており、該バス６７は次にバスインタフェースユニ
ット７０およびモジュール間バス７２（図２）に結合さ
れている。動作においては、もし左／右ジャスティファ
イ制御ビットが第一の値、たとえば論理“１”であれば
、伝達ゲート１５０−１６５はターンオンし、伝達ゲー
ト１５０′−１６５′はターンオフし、かつその結果１
０ビットの結果ワードＲＥＳＵＬＴ［０］−ＲＥＳＵＬ
Ｔ［９］はＤＡＴＡ［６］−ＤＡＴＡ［１５］を通り左
ジャスティファイされたフォーマットで出力されるであ
ろう。一方、もし左／右ジャスティファイ制御ビットが
論理“０”であれば、伝達ゲート１５０−１６５はター
ンオフし、伝達ゲート１５０′−１６５′はターンオン
し、かつその結果１０ビットの結果ワードＲＥＳＵＬＴ
［０］−ＲＥＳＵＬＴ［９］はＤＡＴＡ［０］−ＤＡＴ
Ａ［９］を通り左ジャスティファイされたフォーマット
でゲートアウトされるであろう。符号制御はライン１３
０における符号制御（Ｓｉｇｎ　　Ｃｏｎｔｒｏｌ）信
号の論理状態によりかつ左／右ジャスティファイ制御信
号１３２により決定される。所望のデータ結果フォーマ
ットもまた適切な制御情報をＱＡＤＣモジュールにロー
ドするホストシステムのソフトウエアにより特定される
。たとえば、フォーマット情報は（ＣＣＷまたは制御レ
ジスタにおける１つまたはそれ以上のビットの形で）、
各々の変換のための、走査シーケンスまたはグループの
変換ための、各々のチャネル（ピンごとに１つまたはそ
れ以上の制御レジスタビットとして）のための、または
一群のチャネルのための所望のデータ結果フォーマット
を特定するためにロードできるであろう。

【００３７】［別の実施例］当業者には本発明は多くの
異なる方法で実施できることが明らかであろう。たとえ
ば、システムのアーキテクチャは異なる構成とすること
ができる。ホストプロセッサに対するバス構造も異なっ
てよい。制御ワードのキューおよび結果レジスタはＱＡ
ＤＣモジュールに関連するよりはむしろホストプロセッ
サのバスに結合することもできる。種々の制御ワード、
テーブル、およびレジスタはより多くのまたはより少な
い数のビットおよびデータフィールドを含むことができ
、かつそれらは多くの他の方法で構成することができる
。レジスタアドレスおよびビット割当ても変えることが
できる。制御フィールドは異なる制御ワードで実施でき
る。たとえば、制御ワード０のＭＵＸフィールドはモジ
ュール構成レジスタ（図６）におけるモジュール構成ワ
ードのような、異なる制御ワード内で実施できる。ＣＣ
Ｗテーブル６２はＲＯＭでもよい。それはまた所望の変
換プロセス、たとえば、すべてのチャネルを特定のシー
ケンスで、制御するための制御情報を含むＣＣＷを記憶
する単一のレジスタでもよい。入力アナログピンの数は
より少なくてもまたはより多くてもよい。チャネルの数
はＣＣＷにおけるより大きなチャネルフィールド（ＣＨ
ＡＮ）を用いることにより拡張できる。ピン割当ておよ
び機能およびチャネル数（図９）も変えることができる
。変換器の分解能はより多くのまたはより少ないビット
を含むことができ、あるいは制御ワードにおけるデータ
フィールドを介して選択可能とすることができる。キュ
ーの長さはより長くてもよくまたはより短くてもよく、
かつ、たった１つのＣＣＷの長さのキューを含む、より
多くのまたはより少ない数のキューでもよい。各々のキ
ューに対しより多くのまたはより少ないキュー開始モー
ドがあってもよい。各々のキューの始めおよび終りを識
別するための種々の方法がある。より少ないまたはより
多くのデータ結果フォーマットであってもよく、かつ、
上に述べたように、各々の変換、変換のグループ、チャ
ネル、またはチャネルのグループにどのデータ結果フォ
ーマットを適用するかを選択するために種々の他の方法
がある。変換開始方法（外部トリガ、周期的インターバ
ル、連続的、ソフトウエア開始）のすべて、およびＱＡ
ＤＣの特徴の残りの大部分は変換されるべきチャネルを
予定するためのＣＣＷキューを使用しないＡ／Ｄモジュ
ールに適用できる。入力サンプル時間の選択に関しより
多くのまたはより少ない融通性を持たせることができる
。２つの同時的にサンプルされたチャネルを変換するた
めに他の方法があり、かつどのチャネルがかつどれだけ
多くのチャネルが同時にサンプルされるべきかの選択は
かなり融通性をもたせることができる。どの基準ピンが
使用されるべきかの選択もかなり融通性を有する。 電源ピン、基準ピン、外部トリガピン、および外部ＭＵ
Ｘインタフェースピンはアナログ入力信号と分離しまた
は共用することができる。ＭＵＸアドレッシング信号お
よびＭＵＸアナログ入力は必ずしもアナログ入力チャネ
ルとしても機能するピンで伝送される必要はない。外部
マルチプレクサの数は変えることができる。モジュール
の定義に対する他の変更はＭＵＸ機能に影響を与え得る
。チャネル選択はあるキューのＣＣＷによって行われる
必要はない。チャネル番号の順次的走査もまた使用でき
る。キュードＡ／Ｄ変換器モジュールにおいて使用され
るＭＵＸアドレッシング信号に加え制御信号もまた用い
ることができ、これは外部ＭＵＸにおける“イネーブル
”信号などである。割込み構造は多少融通性のあるもの
とすることができる。たとえば、より高い優先度のキュ
ーがその変換シーケンスを完了した後より低い優先度の
キューをその始めで再スタートする代わりに、より低い
優先度のキューをそのシーケンスにおける次のＣＣＷに
より再開（ｒｅｓｕｍｅ）することができる。クロック
源およびプリスケーラセクションはかなり変更できる。 周期的タイマレートのセクションは種々のものとするこ
とができ、かつ１つより多くの選択可能なレートとする
こともできる。外部トリガは同じＩＣの他のモジュール
から発生することもできる。それは外部ピンである必要
はない。ＣＣＷ（図７）は各々のサンプル、ホールド、
および変換の特性を特定するためのより多くのまたはよ
り少ないパラメータを含むことができる。各ＣＣＷにお
ける１つまたはそれ以上のビットをデータフォーマット
を指定するために利用することができる。たとえば、い
くつかのビットを分解能（結果のサイズ）のために、ま
たは、左／右ジャスティフィケーションおよび符号付き
／符号なしデータのような、結果データのフォーマット
のために与えることができる。さらに、各ＣＣＷにおけ
る１つまたはそれ以上のビットをサンプル時間を指定す
るために利用できる。

【００３８】従って、添付の請求の範囲により本発明の
真の精神および範囲内にある本発明のすべての変形をカ
バーすることを意図している。 ２．前記変換手段は前記アナログ入力信号のサンプルさ
れた値を前記デジタル値に変換する上で前記少なくとも
１つの変換コマンドワードにも応答する、請求項１に記
載のアナログ−デジタル変換システム。 ３．さらに、（ｆ）前記変換手段に応答して前記デジタ
ル値を記憶するための手段、を具備する請求項１に記載
のアナログ−デジタル変換システム。 ４．前記アナログ−デジタル変換システムは集積回路上
にある、請求項１に記載のアナログ−デジタル変換シス
テム。 ５．アナログ−デジタル変換システムであって、（ａ）
アナログ−デジタル変換器、（ｂ）複数のアナログ入力
端子、（ｃ）複数の変換コマンドワードを読み取るため
の手段、（ｄ）前記複数の変換コマンドワードの１つに
応じて前記複数のアナログ入力端子の１つにおけるアナ
ログ信号をサンプリングするための手段、そして（ｅ）
前記サンプリング手段に応じて前記アナログ信号のサン
プルされた値をデジタル値に変換するための手段、を具
備するアナログ−デジタル変換システム。 ６．前記システムは複数の変換コマンドワードを備え、
さらに、（ｆ）前記サンプリング手段および前記変換手
段に前記変換コマンドワードのそれぞれの１つに応じて
前記複数のアナログ入力端子の各々におけるアナログ信
号をサンプルさせかつ各々のサンプルされた値を対応す
るデジタル値に変換させるための手段、を具備する、請
求項５に記載のアナログ−デジタル変換システム。 ７．前記変換手段はまた前記変換コマンドワードの１つ
に応じて前記アナログ信号のサンプルされた値を前記デ
ジタル値に変換する、請求項５に記載のアナログ−デジ
タル変換システム。 ８．さらに、（ｆ）前記変換手段に応じて前記デジタル
値を記憶するための手段、を具備する、請求項５に記載
のアナログ−デジタル変換システム。 ９．前記アナログ−デジタル変換システムは集積回路上
にある、請求項５に記載のアナログ−デジタル変換シス
テム。 １０．前記複数の変換コマンドワードは変換シーケンス
を規定する、請求項５に記載のアナログ−デジタル変換
システム。 １１．前記複数の変換コマンドワードは少なくとも１の
キューを規定する、請求項５に記載のアナログ−デジタ
ル変換システム。 １２．前記複数の変換コマンドワードは第１のキューお
よび第２のキューを具備する、請求項５に記載のアナロ
グ−デジタル変換システム。 １３．前記サンプリング手段は前記キューの１つにおけ
る前記複数の変換コマンドワードに応じて、順次、複数
の対応するアナログ入力端子の各々におけるアナログ信
号をサンプルする、請求項１２に記載のアナログ−デジ
タル変換システム。 １４．前記サンプリング手段は前記キューの１つにおけ
る前記複数の変換コマンドワードに応じて前記複数のア
ナログ入力端子の１つにおけるアナログ信号を反復的に
サンプルする、請求項１２に記載のアナログ−デジタル
変換システム。 １５．前記サンプリング手段は前記キューの１つにおけ
る前記複数の変換コマンドワードに応じて前記複数のア
ナログ入力端子の１つにおけるアナログ信号を反復的に
サンプルするとともに、順次、複数の対応するアナログ
入力端子の各々におけるアナログ信号をサンプルする、
請求項１２に記載のアナログ−デジタル変換システム。 １６．さらに、前記サンプリング手段に前記第２のキュ
ーに対し優先的に前記第１のキューに応答するよう指示
するための手段を具備する、請求項１２に記載のアナロ
グ−デジタル変換システム。 １７．さらに、変換動作が前記第１のキューに基づき開
始された時前記第２のキューに基づく変換動作を中断す
るための中断手段を具備する、請求項１６に記載のアナ
ログ−デジタル変換システム。 １８．さらに、少なくとも１つの制御ワードを記憶する
ための手段を具備し、該制御ワードは何が変換シーケン
スを開始するかを示すためのモードフィールドを具備す
る、請求項５に記載のアナログ−デジタル変換システム
。 １９．前記モードフィールドは変換シーケンスが所定の
時間が経過した後に反復的に開始されることを特定する
時間インターバルを指定する、請求項１８に記載のアナ
ログ−デジタル変換システム。 ２０．前記モードフィールドは変換シーケンスがソフト
ウエアのコマンドによって開始されることを示す、請求
項１８に記載のアナログ−デジタル変換システム。 ２１．前記モードフィールドは変換シーケンスが外部ト
リガ信号によって開始されることを示す、請求項１８に
記載のアナログ−デジタル変換システム。 ２２．前記モードフィールドは変換シーケンスが所定の
時間インターバルで開始されることを示す、請求項１８
に記載のアナログ−デジタル変換システム。 ２３．前記モードフィールドは変換シーケンスが前の変
換シーケンスの終了に応じて開始されることを示す、請
求項１８に記載のアナログ−デジタル変換システム。 ２４．少なくとも１つの変換コマンドワードは、アナロ
グ−デジタル集積回路の特定のチャネルを指定するため
の第１のフィールド、入力サンプル時間を指定するため
の第２のフィールド、再サンプル禁止モードを指定する
ための第３のフィールド、交替基準電源を指定するため
の第４のフィールド、変換器の分解能を指定するための
第５のフィールド、および結果フォーマットを指定する
ための第６のフィールド、の１つを具備する、請求項５
に記載のアナログ−デジタル変換システム。 ２５．少なくとも１つの前記変換コマンドワードはアナ
ログ−デジタル集積回路の特定のアナログ入力チャネル
を指定するためのフィールドを具備する、請求項５に記
載のアナログ−デジタル変換システム。 ２６．前記変換コマンドワードの少なくと１つは入力サ
ンプル時間を指定するためのフィールドを具備する、請
求項５に記載のアナログ−デジタル変換システム。 ２７．前記変換コマンドワードの少なくとも１つは交替
基準電源を指定するためのフィールドを具備する、請求
項５に記載のアナログ−デジタル変換システム。 ２８．前記変換コマンドワードの少なくとも１つは再サ
ンプル禁止モードを指定するためのフィールドを具備す
る、請求項５に記載のアナログ−デジタル変換システム
。 ２９．さらに、前記再サンプル禁止フィールドの所定の
論理状態に応じて前記複数のアナログ入力端子の少なく
とも２つにおけるアナログ信号を同時にサンプルするた
めの手段を具備する、請求項２８に記載のアナログ−デ
ジタル変換システム。 ３０．［請求項３０は特許請求の範囲の欄に記載された
請求項２とされた］ ３１．さらに、（ｃ）ステップ（ａ）（ｂ）を複数回自
動的に反復するステップ、を具備する請求項３０に記載
のアナログ信号をデジタル信号に変換する方法。 ３２．前記複数のコマンドワードは少なくとも１つのキ
ューを規定し、かつさらに、（ｃ）前記キューの少なく
とも１つの変換コマンドワードに応じて、前記サンプリ
ング手段が、順次、前記複数の対応するアナログ入力端
子の各々におけるアナログ信号をサンプルするのを制御
するステップ、を具備する、請求項３０に記載のアナロ
グ信号をデジタル信号に変換する方法。 ３３．前記複数の変換コマンドワードは少なくとも１つ
のキューを規定し、かつさらに、（ｃ）前記キューにお
ける少なくとも１つの変換コマンドワードに応じて、前
記サンプリング手段が前記複数のアナログ入力端子のい
ずれかにおけるアナログ信号を反復的にサンプルするの
を制御するステップ、を具備する、請求項３０に記載の
アナログ信号をデジタル信号に変換する方法。 ３４．前記複数の変換コマンドワードは少なくとも１つ
のキューを規定し、かつさらに、（ｃ）前記キューにお
ける少なくとも１つの変換コマンドワードに応じて、前
記サンプリング手段が前記複数のアナログ入力端子のい
ずれかにおけるアナログ信号を反復的にサンプルすると
ともに、順次、前記複数の対応するアナログ入力端子の
各々におけるアナログ信号をサンプルするよう制御する
ステップ、を具備する、請求項３０に記載のアナログ信
号をデジタル信号に変換する方法。 ３５．さらに、（ｃ）前記複数の変換コマンドワードの
少なくとも１つを変更するステップ、そして（ｄ）前記
ステップ（ａ）から（ｃ）までを複数回自動的に反復す
るステップ、を具備する、請求項３０に記載のアナログ
信号をデジタル信号に変換する方法。 ３６．前記複数の変換コマンドワードは第１および第２
のキューを規定し、かつさらに、（ｃ）前記サンプリン
グ手段を前記第２のキューよりも優先的に前記第１のキ
ューに応答するよう制御するステップ、を具備する、請
求項３０に記載のアナログ信号をデジタル信号に変換す
る方法。 ３７．さらに、（ｂ）変換動作が前記第１のキューに基
づき開始された時前記第２のキューに基づく変換動作を
中止するステップ、を具備する、請求項３６に記載のア
ナログ信号をデジタル信号に変換する方法。 ３８．さらに、（ｅ）前記第１のキューに基づく１つま
たはそれ以上の変換動作が完了した時、前記第２のキュ
ーに基づく変換動作を開始するステップ、を具備する、
請求項３７に記載のアナログ信号をデジタル信号に変換
する方法。 ３９．さらに、（ｅ）前記第１のキューに基づく１つま
たはそれ以上の変換動作が完了した時、前記第２のキュ
ーに基づく変換動作を再開するステップ、を具備する請
求項３７に記載のアナログ信号をデジタル信号に変換す
る方法。 ４０．［請求項４０は特許請求の範囲に記載された新た
な請求項３として選択された］

【図面の簡単な説明】

【図１】本発明の好ましい実施例に係わるＡ／Ｄ変換器
モジュールおよび１つまたはそれ以上のマルチプレクサ
集積回路を具備する、Ａ／Ｄ変換システムを示すブロッ
ク図である。

【図２】本発明のＡ／Ｄ変換器モジュールを示すブロッ
ク図である。

【図３】本発明のＡ／Ｄ変換器モジュールのモジュール
間バス（ＩＭＢ）信号を示す説明図である。

【図４】Ａ／Ｄ変換器モジュールの制御レジスタ、変換
コマンドワードテーブル、および変換結果テーブルのた
めのアドレスマップを示す説明図である。

【図５】図５に示される制御、ポート、およびステータ
スレジスタ８０のフォーマットを示すより詳細なアドレ
スマップの構成図である。

【図６】Ａ／Ｄ変換器モジュールの変換コマンドワード
（ＣＣＷ）のフォーマットを示す説明図である。

【図７】変換コマンドワードがどのようにして変換結果
テーブルに格納される結果ワードを生成するために使用
されるかを示す概念図である。

【図８】０，１，２，または３の外部マルチプレクサＩ
Ｃのための種々のＩ／Ｏピンの機能をＣＣＷ　　ＣＨＡ
Ｎビットがどのようにして特定するかを示す説明図であ
る。

【図９】Ａ／Ｄ変換器モジュールに割り当てられたＩ／
Ｏピンの数に関し、異なる数の外部マルチプレクサＩＣ
とともに利用できるアナログチャネルの数を示す説明図
である。

【図１０】変換結果テーブルに格納される結果ワードの
データフォーマットのオプションを示す説明図である。

【図１１】Ａ／Ｄ変換器モジュールのモジュール構成レ
ジスタのフォーマットを示す説明図である。

【図１２】Ａ／Ｄ変換器モジュールのモジュール構成レ
ジスタのＳＵＰＶビットの使用方法を示す説明図である
。

【図１３】Ａ／Ｄ変換器モジュールの割込みレジスタの
フォーマットを示す説明図である。

【図１４】Ａ／Ｄ変換器モジュールのポートＡおよびポ
ートＢデータレジスタのフォーマットを示す説明図であ
る。

【図１５】Ａ／Ｄ変換器モジュールのポートＡデータ方
向レジスタのフォーマットを示す説明図である。

【図１６】Ａ／Ｄ変換器モジュールの制御レジスタ０の
フォーマットを示す説明図である。

【図１７】Ａ／Ｄ変換器モジュールの制御レジスタ１の
フォーマットを示す説明図である。

【図１８】Ａ／Ｄ変換器モジュールの制御レジスタ２の
フォーマットを示す説明図である。

【図１９】Ａ／Ｄ変換器モジュールのステータスレジス
タのフォーマットを示す説明図である。

【符号の説明】

１　　キュードＡ／Ｄ変換器モジュール２　　Ｉ／Ｏピ
ン ４　　アナログＭＵＸ部 ６　　アナログ変換器部 ８　　デジタル結果制御および記憶部 １０，１２，１４　　外部マルチプレクサ２１　　ポー
トＡ ２２　　ポートＢ ２４　　チャージポンプおよびバイアス部２６　　基準
ＭＵＸ ２８　　チャネルＭＵＸ ３０　　バス ３２　　外部トリガ回路 ３４　　Ｉ／Ｏ回路 ３６　　ポートＢ入力回路 ３８　　アドレスデコード回路 ４０，４２　　サンプル・アンド・ホールド回路４４　
　ＭＵＸ ４６　　サンプルタイマ ４８　　周期的タイマ ５０　　ＲＣ発振器およびプリスケーラ５２　　容量的
Ｄ／Ａ変換器（ＣＤＡＣ）５４　　ダミーＣＤＡＣ ５６　　比較器 ５８　　逐次近似レジスタ ６０　　制御レジスタおよび論理回路 ６２　　ＣＣＷテーブル ６４　　結果テーブル ６６　　アドレスデコード回路 ６８　　データフォーマット回路 ７０　　バスインタフェースユニット ７２　　モジュール間バス

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　アナログ−デジタル変換システムであ
   って、（ａ）アナログ−デジタル変換器（６、図１）、
   （ｂ）複数のアナログ入力端子（ＡＮ１８，ＡＮ２０）
   、（ｃ）少なくとも１つの変換コマンドワードを読み取
   るための手段（６０、図２）、（ｄ）前記少なくとも１
   つの変換コマンドワードに応じて前記複数のアナログ入
   力端子の１つにおけるアナログ信号をサンプリングする
   ための手段（４６、図２）、そして（ｅ）前記サンプリ
   ング手段に応答して前記アナログ信号のサンプルされた
   値をデジタル値に変換するための手段（６、図１）、を
   具備することを特徴とするアナログ−デジタル変換シス
   テム、
2. 【請求項２】　　アナログ信号をデジタル信号に変換す
   る方法であって、該方法はアナログ−デジタル変換器（
   ６、図１）、複数のアナログ入力端子（ＡＮ１８，ＡＮ
   ２０）、複数の変換コマンドワードを読み取るための手
   段（６０、図２）、前記複数のアナログ入力端子の１つ
   におけるアナログ信号をサンプリングするための手段（
   ４６、図２）、前記アナログ信号のサンプルされた値を
   デジタル値に変換するための手段（６、図１）、および
   前記変換手段に応答して前記デジタル値を記憶するため
   の手段（６４、図２）を具備する変換システムを使用し
   、前記方法は、（ａ）少なくとも１つの変換コマンドワ
   ードを読み取るステップ、および（ｂ）前記少なくとも
   １つの変換コマンドワードに応じて、（ｉ）前記サンプ
   リング手段、（ｉｉ）前記変換手段、の内の少なくとも
   １つを制御するステップ、を具備することを特徴とする
   アナログ信号をデジタル信号に変換する方法。
3. 【請求項３】　　さらに、（ｃ）前記変換コマンドワー
   ドに基づく所定の数の変換動作の終了に応じて信号を発
   生するステップであって、該信号は所定量のデジタル値
   が記憶されていることを示すもの、を具備する請求項２
   に記載のアナログ信号をデジタル信号に変換する方法。