JPH07210536A

JPH07210536A - 半導体集積回路装置

Info

Publication number: JPH07210536A
Application number: JP6004492A
Authority: JP
Inventors: Naomiki Mitsuishi; 直幹三ッ石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-01-20
Filing date: 1994-01-20
Publication date: 1995-08-11

Abstract

(57)【要約】【目的】アナログ入出力回路を内蔵したシングルチッ
プマイクロコンピュータを始めとする半導体集積回路装
置において、内蔵の資源を有効に利用し、あるいは多目
的な応用に対応できる半導体集積回路装置を提供する。【構成】ＣＰＵ、ＲＯＭ、ＲＡＭ、タイマＡ，Ｂ、シ
リアルコミュニケーションインタフェースなどの機能ブ
ロック（モジュール）から構成されるシングルチップマ
イクロコンピュータに用いられるアナログ入出力回路で
あって、制御回路、バスインタフェース、制御レジスタ
ＣＲＡ，ＣＲＢ、データレジスタＤＲ、抵抗分圧回路Ｄ
／Ａ、セレクタ、マルチプレクサ、サンプルアンドホー
ルド回路、差動増幅器、変換結果レジスタ、出力バッフ
ァから構成され、抵抗分圧回路Ｄ／Ａの出力がＤ／Ａ変
換出力として使用され、かつＡ／Ｄ変換の基準電源とし
ても使用されるようになっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特にＡ／Ｄ変換機能およびＤ／Ａ変換機能を内蔵
したシングルチップマイクロコンピュータに利用し、内
蔵の資源の有効利用、あるいは多目的な応用に対応可能
とされる半導体集積回路装置に適用して有効な技術に関
する。

【０００２】

【従来の技術】たとえば、シングルチップマイクロコン
ピュータは、昭和５９年１１月３０日、オーム社発行の
『ＬＳＩハンドブック』Ｐ５４０〜Ｐ５４１に記載され
るように、ＣＰＵを中心にしてプログラム保持用のＲＯ
Ｍ、データ保持用のＲＡＭおよびデータの入出力を行う
ための入出力回路などの機能ブロックが１つの半導体基
板上に形成されている。

【０００３】このような入出力回路に、Ａ／Ｄ変換器あ
るいはＤ／Ａ変換器がある。このＡ／Ｄ変換器およびＤ
／Ａ変換器を内蔵したシングルチップマイクロコンピュ
ータには、平成３年９月、（株）日立製作所発行の『Ｈ
８／３３８シリーズハードウェアマニュアル』があ
る。

【０００４】このＤ／Ａ変換器は、抵抗分圧回路で生成
された基準電圧を出力する。また、Ａ／Ｄ変換器はアナ
ログ入力値を判定するために、Ｄ／Ａ変換器同様の抵抗
分圧回路で生成された基準電圧を内部で使用する。従
来、これらの抵抗分圧回路は独立に設けられている。

【０００５】たとえば、上記シングルチップマイクロコ
ンピュータにおいては、アナログ出力が２チャネルあ
り、Ｄ／Ａ変換器には抵抗分圧回路が２本、Ａ／Ｄ変換
器には抵抗分圧回路が１本内蔵されている。このＡ／Ｄ
変換器はアナログ入力が８チャネルあるが、抵抗分圧回
路が１本であるために同時に変換できるのは１チャネル
である。

【０００６】

【発明が解決しようとする課題】ところで、前記のよう
なシングルチップマイクロコンピュータでは、Ｄ／Ａ変
換器を使用しない場合、２本の抵抗分圧回路は無駄にな
ってしまい、これをＡ／Ｄ変換器の基準電圧生成に使用
し、同時に２チャネルのＡ／Ｄ変換を行うようなことは
できない。

【０００７】また、Ａ／Ｄ変換は所定のタイミングで行
い、常にＡ／Ｄ変換を行っているとは限らないが、この
ようなＡ／Ｄ変換を行っていない場合にも、Ａ／Ｄ変換
器の抵抗分圧回路で生成されたアナログ出力を行うよう
なことはできない。

【０００８】従って、従来のシングルチップマイクロコ
ンピュータにおいては、使用方法が固定的であり、資源
が必ずしも有効に利用されない場合があり、また応用シ
ステム毎、使用者毎の使用方法に柔軟に対応することが
困難であった。

【０００９】そこで、本発明の目的は、アナログ入出力
回路を内蔵したシングルチップマイクロコンピュータを
始めとする半導体集積回路装置において、内蔵の資源を
有効に利用し、あるいは多目的な応用に対応することが
できる半導体集積回路装置を提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１２】すなわち、本発明の半導体集積回路装置
は、少なくとも入出力回路手段を有する半導体集積回路
装置であって、この入出力回路手段は、少なくとも基準
電圧から所望の電圧を生成する電圧生成回路、電圧入力
端子、電圧出力端子および電圧比較回路を有し、電圧生
成回路の出力は電圧出力端子および電圧比較回路に結合
され、かつ電圧入力端子の出力は電圧比較回路に結合さ
れているものである。

【００１３】この場合に、前記入出力回路手段は、電圧
比較回路が結合されている第１のデータレジスタ、電圧
生成回路に結合されている第２のデータレジスタ、制御
レジスタ、または電圧蓄積回路を有するものである。

【００１４】さらに、前記半導体集積回路装置において
は、電圧生成回路を複数有したり、または電圧生成回路
と電圧比較回路とを複数有し、電圧入力端子の少なくと
も１つを複数の電圧比較回路に結合し、電圧比較回路の
それぞれに独立した電圧生成回路の入力を結合している
ものである。

【００１５】特に、この半導体集積回路装置をシングル
チップマイクロコンピュータとし、このシングルチップ
マイクロコンピュータを応用システム、たとえばレーザ
ビームプリンタシステムの半導体レーザの調光制御に用
いたり、またはカメラシステムの露光調整用モーターの
駆動制御に用いるものである。

【００１６】

【作用】前記した半導体集積回路装置によれば、電圧生
成回路、電圧入力端子、電圧出力端子および電圧比較回
路によって半導体集積回路装置の入出力回路手段が構成
されることにより、電圧生成回路の出力を電圧出力端子
から出力することができるとともに、電圧生成回路の出
力と電圧入力端子の入力とを比較することができる。

【００１７】すなわち、半導体集積回路装置に、Ａ／Ｄ
変換機能およびＤ／Ａ変換機能を内蔵しているので、こ
のＡ／Ｄ変換機能による基準電圧をＤ／Ａ出力として出
力可能とし、またはＤ／Ａ変換機能による出力電圧をＡ
／Ｄ変換の基準電圧として使用することができる。

【００１８】これにより、Ａ／Ｄ変換機能またはＤ／Ａ
変換機能として選択的に使用可能な入出力回路手段が形
成できるので、１つの入出力回路手段を多目的に使用す
ることができると同時に、Ａ／Ｄ変換機能およびＤ／Ａ
変換機能の物理的資源を共用して半導体集積回路の資源
の利用効率を向上させることができる。

【００１９】さらに、電圧比較結果を逐次的または並列
的に第１のデータレジスタに格納でき、電圧出力端子か
ら出力する電圧を第２のデータレジスタに設定でき、制
御レジスタの所定のビットの状態によって、電圧生成回
路の出力を電圧出力端子から出力するか、または電圧生
成回路の出力と電圧入力端子の入力とを比較するかを選
択でき、電圧蓄積回路は電圧生成回路の出力を入力し、
電圧蓄積回路の出力を電圧出力端子から出力することが
できる。

【００２０】これにより、Ａ／Ｄ変換機能またはＤ／Ａ
変換機能として選択的に使用可能な入出力回路手段にお
いて、さらに１つの入出力回路手段を多目的に使用する
ことができる半導体集積回路装置を得ることができる。

【００２１】この場合に、複数の電圧生成回路が設けら
れる場合には、１つの電圧生成回路が動作を開始する
と、同時に複数の電圧生成回路の内の単数または複数の
電圧生成回路の動作を開始させることができ、逆に１つ
の電圧生成回路が動作を終了すると、複数の電圧生成回
路の内の単数または複数の電圧生成回路の動作を開始さ
せることができる。これにより、さらに入出力回路手段
の多目的な使用を可能とすることができる。

【００２２】さらに、複数の電圧生成回路と電圧比較回
路とが設けられる半導体集積回路装置によれば、複数の
Ａ／Ｄ変換機能またはＤ／Ａ変換機能を同時に行うこと
ができるので、これによってさらに入出力回路手段の多
目的使用が可能となる。

【００２３】特に、この半導体集積回路装置をシングル
チップマイクロコンピュータとしてレーザビームプリン
タシステムやカメラシステムなどの応用システムに用い
た場合には、処理の高速化および高機能化のほかに、シ
ングルチップマイクロコンピュータを共用して開発費用
を削減できる上に、個別の応用システム毎の仕様変更な
どに柔軟に対応することができる。

【００２４】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２５】（実施例１）図１は本発明の実施例１であ
るシングルチップマイクロコンピュータの全体を示すブ
ロック図、図２は本実施例におけるアナログ入出力回路
の一例を示すブロック図、図３はアナログ入出力回路内
の抵抗分圧回路の一例を示すブロック図、図４〜図７は
アナログ入出力回路内の制御レジスタの構成図とその内
容を示す説明図、図８は本実施例におけるアナログ入出
力回路の変形例を示すブロック図、図９は本実施例の一
例における処理動作のタイミング図である。

【００２６】まず、図１により本実施例のシングルチッ
プマイクロコンピュータの構成を説明する。

【００２７】本実施例のシングルチップマイクロコンピ
ュータは、たとえば中央処理装置（ＣＰＵ）、リードオ
ンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡ
Ｍ）、タイマＡ、タイマＢ、シリアルコミュニケーショ
ンインタフェース（ＳＣＩ）、アナログ入出力回路（入
出力回路手段）、入出力ポート（ＩＯＰ１〜ＩＯＰ
９）、クロック発振器などの機能ブロック（またはモジ
ュール）から構成され、公知の半導体製造技術により１
つの半導体基板上に形成されている。

【００２８】これらの機能ブロック（モジュール）は、
内部バスによって相互に接続される。この内部バスに
は、アドレスバス・データバスのほか、リード信号・ラ
イト信号を含み、さらにバスサイズ信号あるいはシステ
ムクロック信号などを含んでもよい。

【００２９】このようなシングルチップマイクロコンピ
ュータは、電源端子として、グランドレベル（Ｖｓ
ｓ）、電源電圧レベル（Ｖｃｃ）、アナロググランドレ
ベル（ＡＶｓｓ）、アナログ電源電圧レベル（ＡＶｃ
ｃ）の端子を有し、その他の専用制御端子として、リセ
ット（ＲＥＳ）、スタンバイ（ＳＴＢＹ）、クロック入
力（ＥＸＴＡＬ、ＸＴＡＬ）、モード制御の各端子を有
する。

【００３０】この機能ブロック（モジュール）は内部バ
スを介して、ＣＰＵによってリード／ライトされる。ま
た、タイマＡ，Ｂ、ＳＣＩ、アナログ入出力回路から割
り込み信号がＣＰＵに与えられる。そして、所定の状態
で割り込み信号が活性状態になると、ＣＰＵは実行中の
処理を中断して、割り込み例外処理を経て割り込み処理
ルーチンへ分岐する。

【００３１】各入出力ポートは、アドレスバス、データ
バス、バス制御信号あるいはタイマＡ，Ｂ、ＳＣＩ、ア
ナログ入出力回路の入出力端子と兼用されている。すな
わち、タイマＡ，Ｂ、ＳＣＩ、アナログ入出力回路は、
それぞれ入出力信号を有し、入出力ポートと兼用にされ
た端子を介して外部と入出力されるものである。

【００３２】たとえば、第６，７の入出力ポート（ＩＯ
Ｐ６，７）は、タイマＡ，Ｂの入出力端子と兼用、第８
の入出力ポート（ＩＯＰ８）はＳＣＩの入出力端子と兼
用にされている。またアナログデータの入出力端子は、
第９の入出力ポート（ＩＯＰ９）と兼用にされ、さらに
外部トリガ信号は入出力ポートＩＯＰ８と兼用にされて
いる。

【００３３】続いて、本実施例のシングルチップマイク
ロコンピュータにおけるアナログ入出力回路の一例を図
２により詳細に説明する。

【００３４】このアナログ入出力回路は、制御回路、バ
スインタフェース、制御レジスタ（ＣＲＡ，ＣＲＢ）、
データレジスタ（ＤＲ）、抵抗分圧回路（Ｄ／Ａ；電圧
生成回路）、セレクタ、マルチプレクサ、サンプルアン
ドホールド回路、差動増幅器（電圧比較回路）、変換結
果レジスタ、出力バッファから構成されている。

【００３５】制御回路は、ＣＰＵから与えられるアドレ
スバス・リード信号・ライト信号に基づいて、データバ
スを介して制御レジスタ、データレジスタのデータ入出
力を行う。そして、制御レジスタの内容に基づいてアナ
ログ入出力動作を行う。この制御レジスタにアナログ入
出力の状態を表示する。また、割り込み要求信号をＣＰ
Ｕに出力する。

【００３６】制御レジスタは、ＣＰＵから内部バス・バ
スインタフェースを介してリード／ライト可能であり、
制御回路の動作を指示し、またアナログ入出力の状態を
表示する。たとえば、後述する図４〜図７のようなレジ
スタ構成およびビット内容となっている。

【００３７】データレジスタは、ＣＰＵから内部バス・
バスインタフェースを介してリード／ライト可能であ
り、アナログ入出力データを保持する。

【００３８】マルチプレクサは、制御回路の出力する選
択信号に基づいて、アナログ入力端子（ＡＩＮ０〜ＡＩ
Ｎ７；電圧入力端子）からのアナログ入力信号を選択し
て出力する。

【００３９】サンプルアンドホールド回路は、制御回路
の出力するサンプリング信号に基づいて、選択された入
力データを蓄積する。

【００４０】差動増幅器は、サンプルアンドホールド回
路に蓄積したデータと、基準電圧とを比較して比較結果
を出力する。この比較結果は変換結果レジスタに格納さ
れ、Ａ／Ｄ変換の終了時に変換結果レジスタの内容がデ
ータレジスタに転送される。この変換結果レジスタはＣ
ＰＵからリード／ライトできない。

【００４１】抵抗分圧回路は、たとえば８ビット分解能
とし、アナログ電源ＡＶｃｃ，ＡＶｓｓ間を２５６個の
抵抗で分圧した電圧を生成する。たとえば、後述する図
３のような構成となっている。

【００４２】セレクタは、制御回路またはデータレジス
タの内容による指定に基づいて、分圧電圧を出力する。
８ビット分解能では、ＡＶｓｓ＝０Ｖとして、０、１／
２５６×ＡＶｃｃ、・・・２５５／２５６×ＡＶｃｃの
分圧電圧を生成する。

【００４３】出力バッファは、制御回路の出力する出力
許可信号に基づいて、抵抗分圧回路の出力する分圧電圧
をアナログ出力端子（ＡＯＵＴ；電圧出力端子）からア
ナログ出力信号として出力する。

【００４４】なお、アナログ電源ＡＶｃｃ，ＡＶｓｓは
抵抗分圧回路の基準電源のほか、マルチプレクサ、サン
プルアンドホールド回路、アナログ出力バッファなどの
電源とされる。

【００４５】アナログ入出力端子は、前記の通り入出力
ポートＩＯＰ９と兼用である。すなわち、アナログ入力
ＡＩＮ０〜ＡＩＮ７が、それぞれ入出力ポートＰ９０〜
Ｐ９７と兼用であり、さらにアナログ出力ＡＯＵＴはア
ナログ入力ＡＩＮ７および入出力ポートＰ９７と兼用と
する。

【００４６】続いて、抵抗分圧回路（Ｄ／Ａ）の回路の
一例を図３により説明する。

【００４７】なお、この抵抗分圧回路において、Ａ／Ｄ
変換時には、１／５１２×ＡＶｃｃ、３／５１２×ＡＶ
ｃｃ、・・・、５１１／５１２×ＡＶｃｃが出力可能と
され、たとえば１／５１２×ＡＶｃｃより低いアナログ
入力電圧はＨ’００に変換される。またＤ／Ａ変換時に
は、０、２／２５６×ＡＶｃｃ、・・・、２５５／２５
６×ＡＶｃｃが出力可能とされ、たとえばＨ’００はア
ナログ出力０Ｖに変換される。

【００４８】たとえば、図３(a) では、抵抗分圧回路は
５１２個の等価な抵抗（Ｒ０〜Ｒ５１１）で構成され、
５１２個の出力を得ることができる。ＤＡＯＥビットの
状態によって、２５６通りがセレクタに入力される。Ｄ
／Ａ変換の場合は、ＡＶｓｓ側から偶数番目の出力が選
択され、一方Ａ／Ｄ変換の場合には、ＡＶｓｓ側から奇
数番目の出力が選択される。

【００４９】また、図３(b) では、抵抗分圧回路は２５
５個の等価な抵抗（Ｒ１〜Ｒ２５５，Ｒ２５７）と、こ
の１／２の抵抗の２個の抵抗回路（Ｒ０，Ｒ２５６）で
構成され、２５６個の出力を得ることができる。

【００５０】たとえば、ＡＶｓｓ側の出力は、Ｄ／Ａ変
換の場合はＡＶｓｓに直接接続され、０であり、一方Ａ
／Ｄ変換の場合には抵抗Ｒ０を介してＡＶｓｓに接続さ
れ、１／５１２×ＡＶｃｃとなる。また、ＡＶｃｃ側の
出力は、Ｄ／Ａ変換の場合は抵抗Ｒ２５７を介してＡＶ
ｃｃに接続され、２５５／２５６×ＡＶｃｃ、Ａ／Ｄ変
換の場合は抵抗Ｒ２５６を介してＡＶｃｃに接続され、
５１１／５１２×ＡＶｃｃとなる。この構成は、図３
(a) に比べてトランジスタ数および配線数を削減するこ
とができる。

【００５１】続いて、ＣＲＡ，ＣＲＢの２つの制御レジ
スタからなる制御レジスタの構成を図４で、さらにその
内容を図５〜図７により説明する。

【００５２】制御レジスタＣＲＡにおいて、ビット７は
Ａ／Ｄ変換開始ビット（ＡＤＳＴ）であり、ＡＤＳＴビ
ットを“１”にセットするとＡ／Ｄ変換が開始される。

【００５３】ビット６は、Ａ／Ｄ変換終了フラグ（ＡＤ
ＥＮＤ）であり、Ａ／Ｄ変換終了時に自動的に“１”に
セットされる。ＣＰＵが“１”をリードした後、“０”
をライトすることにより“０”にクリアされる。

【００５４】ビット５は、変換終了割り込み許可ビット
（ＡＤＩＥ）であり、ＡＤＥＮＤフラグが“１”にセッ
トされたときにＣＰＵに割り込みを要求するか、しない
かを選択する。すなわち、ＡＤＥＮＤフラグ、ＡＤＩＥ
ビットがいずれも“１”にセットされたときに割り込み
を要求する。

【００５５】ビット４は、トリガ許可ビット（ＴＲＧ
Ｅ）であり、ＡＤＳＴビットのセット条件を選択する。
ＴＲＧＥ＝“０”とすると、ＡＤＳＴビットはＣＰＵの
ライト動作によってのみ、ＡＤＳＴビットは“１”にセ
ットされる。ＴＲＧＥ＝“１”とすると、ＡＤＳＴビッ
トはＣＰＵのライト動作によるほか、外部トリガ入力
の、特に制限されないもののハイレベルからロウレベル
への遷移時点でＡＤＳＴビットは“１”にセットされ
る。

【００５６】ビット３は、スキャンモードビット（ＳＣ
ＡＮ）であり、指定されたチャネルを１回だけ変換する
か、繰り返し変換するかを選択する。ＳＣＡＮ＝“０”
とすると、指定された１チャネルの変換が終了すると、
自動的にＡＤＳＴビットが“０”にクリアされ、ＡＤＥ
ＮＤフラグが“１”にセットされる。ＳＣＡＮ＝“１”
とすると、ＣＰＵのライト動作により、ＡＤＳＴビット
を“０”にクリアするまで変換を行う。この指定された
１チャネルを変換すると、ＡＤＥＮＤフラグは“１”に
セットされる。

【００５７】ビット２〜０は、チャネル選択ビット（Ｃ
ＨＳ２〜ＣＨＳ０）であり、アナログ入力ＡＩＮ０〜Ａ
ＩＮ７から１チャネルを選択する。この選択された１チ
ャネルがＡ／Ｄ変換される。

【００５８】一方、制御レジスタＣＲＢにおいては、ビ
ット７は機能選択ビット（ＦＵＮＣＳ）であり、アナロ
グ入出力回路の機能を選択する。ＦＵＮＣＳ＝“０”と
するとＡ／Ｄ変換が選択される。ＦＵＮＣＳ＝“１”と
するとＤ／Ａ変換が選択される。このとき、ＣＲＡの各
ビットは無効とされる。

【００５９】ビット６は、Ｄ／Ａ出力許可ビット（ＤＡ
ＯＥ）であり、ＦＵＮＣＳ＝“１”の状態でＤＡＯＥビ
ットを“１”にセットすると、アナログ出力が行われ
る。

【００６０】ビット５〜０は予約ビットであり、特に制
限はされないが、リードすると“０”が読み出され、ラ
イトは無効である。

【００６１】続いて、図８により、図２のアナログ入出
力回路の変形例を説明する。

【００６２】このアナログ入出力回路は、図２のアナロ
グ入出力回路に対し、データレジスタが第１のデータレ
ジスタ（ＡＤＤＲ）、第２のデータレジスタ（ＤＡＤ
Ｒ）に分割され、アナログ出力信号についてもサンプル
アンドホールド回路（電圧蓄積回路）が追加されてい
る。ＡＤＤＲはＡ／Ｄ変換の結果を格納し、ＤＡＤＲは
Ｄ／Ａ変換の出力データを格納する。なお、図示はされ
ないものの制御レジスタＡＤＣＲＢのＦＵＮＣＳビット
は無効とされる。

【００６３】このアナログ入出力回路においては、ＤＡ
ＯＥビットが“１”にセットされると、常にＤＡＤＲの
内容のＤ／Ａ変換を行い、アナログ出力が許可される。
また、ＡＤＳＴビットが“１”にセットされると、Ａ／
Ｄ変換を行い、結果がＡＤＤＲに格納される。

【００６４】次に、本実施例の作用について、図９に基
づいて図８のアナログ入出力回路の動作タイミングを説
明する。

【００６５】このアナログ入出力回路においては、ＣＰ
Ｕのライト動作により、ＤＡＯＥビット、ＡＤＳＴビッ
トが“１”にセットされると、制御回路の制御信号によ
りアナログ入出力回路が動作する。

【００６６】たとえば、制御レジスタＣＲＢへのライト
動作により、ＤＡＯＥビットが“１”にセットされる
と、出力サンプリング信号が１レベル（活性状態）とな
って、セレクタの出力が出力側のサンプルアンドホール
ド回路、およびアナログ出力へのライト動作により、出
力バッファを介してアナログ出力端子ＡＯＵＴから出力
される。

【００６７】また、制御レジスタＣＲＡへのライト動作
により、内部にＡＤＳＴセット信号が発生し、このＡＤ
ＳＴビットが“１”にセットされると、まず入力サンプ
リング信号が１レベルとなって、アナログ入力値が入力
側のサンプルアンドホールド回路に蓄積される。

【００６８】さらに、この蓄積されたデータとセレクタ
の出力する基準電圧とが、上位ビットから１ビットづつ
８回の逐次比較が行われる。この逐次比較の結果は変換
結果レジスタに格納される。そして、８回の比較が終了
すると変換終了信号が発生し、変換結果レジスタの内容
がＡＤＤＲに転送される。

【００６９】この場合に、セレクタの出力は制御回路か
らの指示により選択される。通常は、ＤＡＤＲの内容に
従った分圧電圧が選択される。Ａ／Ｄ変換の各１ビット
の比較時には制御レジスタが逐次比較の結果に基づいて
指定する。

【００７０】たとえば、Ａ／Ｄ比較１では、１／２×Ａ
Ｖｃｃとの比較を行い、Ａ／Ｄ比較２では、Ａ／Ｄ比較
１の比較結果に基づいて、１／２×ＡＶｃｃより小さい
ときは１／４×ＡＶｃｃと、１／２×ＡＶｃｃより大き
いときは３／４×ＡＶｃｃとの比較を行うものであり、
同様にしてＡ／Ｄ比較８まで８回の逐次比較を行うこと
ができる。

【００７１】このとき、Ａ／Ｄ変換の逐次比較の期間中
は、出力側のサンプルアンドホールド回路の内容が出力
される。従って、この期間とＤ／Ａ変換出力電流値との
積が、サンプルアンドホールド回路の容量よりも十分小
さくする必要がある。

【００７２】さらに、セレクタの出力電流がＤ／Ａ変換
出力電流値よりも小さければ、８回分の前記期間とＤ／
Ａ変換出力電流値との積が、サンプルアンドホールド回
路の容量よりも十分小さくする必要がある。

【００７３】そこで、出力バッファを演算増幅器で構成
すれば、またはアナログ出力端子ＡＯＵＴに演算増幅器
を接続したシステムを構成すれば問題ない。この演算増
幅器については、たとえば平成２年６月、学献社発行の
『電気電子回路』Ｐ２０６〜Ｐ２２５などに記載されて
いる。この演算増幅器をボルテージフォロアとして使用
すれば、出力電流を十分に小さくできる。

【００７４】あるいは、セレクタの出力を２本とするこ
ともできる。一方をＤＡＤＲの内容に従ったＤ／Ａ変換
出力、他方をＡ／Ｄ変換の基準電圧出力としてもよい。
この場合、これらのセレクタの出力電流値が、抵抗分圧
回路のＡＶｃｃ−ＡＶｓｓ間の電流値よりも十分に小さ
くする必要がある。

【００７５】以上のように、このようなアナログ入出力
回路では、Ａ／Ｄ変換、Ｄ／Ａ変換を同時に実行できる
ので、使用上の制約がなくなる。また、アナログ入出力
回路のテストにおいても効率的に行うことができる。

【００７６】従って、本実施例のシングルチップマイク
ロコンピュータによれば、アナログ入出力回路に抵抗分
圧回路（Ｄ／Ａ）を有することにより、この抵抗分圧回
路の出力をＤ／Ａ変換出力として使用し、かつＡ／Ｄ変
換の基準電源としても使用することが可能となるので、
１つのアナログ入出力回路を多目的に使用することがで
き、シングルチップマイクロコンピュータを始めとする
半導体集積回路装置の資源を有効に利用することができ
る。

【００７７】その上、従来のようなＡ／Ｄ変換器、Ｄ／
Ａ変換器を独立に設ける場合に対して、資源を共通に利
用でき、論理的・物理的規模を縮小することができる。

【００７８】また、図８のように抵抗分圧回路のＤ／Ａ
出力にサンプルアンドホールド回路を設けることによ
り、Ａ／Ｄ変換およびＤ／Ａ変換を同時に行うことがで
き、１つのアナログ入出力回路をさらに多目的に使用す
ることができる。

【００７９】（実施例２）図１０は本発明の実施例２に
おけるアナログ入出力回路を示すブロック図、図１１は
本実施例が適用されたシングルチップマイクロコンピュ
ータの主要部を示すブロック図、図１２〜図１５は本実
施例のアナログ入出力回路内の制御レジスタの構成図と
その内容を示す説明図である。

【００８０】本実施例におけるアナログ入出力回路は、
図１０に示すように、実施例１の図２に示すアナログ入
出力回路に対して、データレジスタが４本のデータレジ
スタ（ＤＲＡ〜ＤＲＤ）とされ、内部トリガ信号の入力
信号および出力信号が追加された構成となっている。

【００８１】本実施例においては、Ａ／Ｄ変換のデータ
レジスタとしてはＤＲＡ〜ＤＲＤが用いられる。このＡ
／Ｄ変換時には複数チャネルの連続変換が可能とされ、
たとえばアナログ入力ＡＩＮ０〜ＡＩＮ４が順次変換し
て、変換結果がそれぞれデータレジスタＤＲＡ〜ＤＲＤ
に格納される。

【００８２】このようなＡ／Ｄ変換は、たとえば前記平
成２年３月（株）日立製作所発行『Ｈ８／３３８シリー
ズハードウェアマニュアル』に記載されている。一
方、Ｄ／Ａ変換のデータレジスタとしてはＤＲＤが用い
られる。

【００８３】さらに、内部トリガ信号出力は、ＡＤＳＴ
ビットが“１”にセットされたとき、またはＡ／Ｄ変換
が終了したときに活性状態とすることができるように構
成される。そして、内部トリガ信号入力が活性状態にな
ると、ＡＤＳＴビットが“１”にセットされ、Ａ／Ｄ変
換を開始することができるように構成されている。

【００８４】続いて、本実施例が適用されたシングルチ
ップマイクロコンピュータについて図１１により説明す
る。

【００８５】本実施例におけるシングルチップマイクロ
コンピュータは、図１０のアナログ入出力回路が複数、
たとえば４モジュール、すなわちアナログ入出力回路
Ａ，Ｂ，Ｃ，Ｄが内蔵されているとすると、その主要部
は図１１のように構成される。

【００８６】なお、図１１においては、アナログ入出力
回路Ａ，Ｂ，Ｃ，Ｄと入出力ポートＩＯＰ９の相互の接
続が示されている。そのほかの機能ブロックや、内部バ
ス・割り込み信号などは省略されている。

【００８７】そして、これらのアナログ入出力回路の内
部トリガ信号の入力信号および出力信号は相互に接続さ
れている。たとえば、アナログ入出力回路Ａの内部トリ
ガ信号出力がアナログ入出力回路Ｂの内部トリガ信号入
力になっている。

【００８８】同様に、アナログ入出力回路Ｂの内部トリ
ガ信号出力がアナログ入出力回路Ｃの内部トリガ信号入
力になり、アナログ入出力回路Ｃの内部トリガ信号出力
がアナログ入出力回路Ｄの内部トリガ信号入力になって
いる。このアナログ入出力回路Ａの内部トリガ信号入力
は非活性状態（０レベル）に固定され、またアナログ入
出力回路Ｄの内部トリガ信号出力は開放状態である。

【００８９】そして、アナログ入出力端子は、前記の通
り入出力ポートＩＯＰ９と兼用である。すなわち、アナ
ログ入力ＡＩＮ０〜ＡＩＮ７が、それぞれ入出力ポート
Ｐ９０〜Ｐ９７と兼用であり、これらはアナログ入出力
回路Ａ〜Ｄに共通とされている。

【００９０】さらに、アナログ出力ＡＯＵＴは、アナロ
グ入出力回路Ａ〜Ｄに対応して、アナログ出力ＡＯＵＴ
Ａ，Ｂ，Ｃ，Ｄの４本があり、それぞれアナログ入力Ａ
ＩＮ４〜ＡＩＮ７および入出力ポートＰ９４〜Ｐ９７と
兼用とする。従って、アナログ出力は同時に４本が出力
できる。

【００９１】続いて、アナログ入出力回路の制御レジス
タの構成を図１２で、さらにその内容を図１３〜図１５
により説明する。

【００９２】なお、本実施例においては、実施例１の図
４に対して、ＴＲＧＳビット、ＯＵＴＳビットが追加さ
れ、スキャンモードの機能とＣＨＳ２〜ＣＨＳ０ビット
の機能が相違されている。

【００９３】このＳＣＡＮビットを“１”にセットした
スキャンモードのとき、ＣＨＳ２〜ＣＨＳ０ビットで複
数のアナログ入力を選択できる。たとえば、ＣＨＳ２〜
ＣＨＳ０ビットをいずれも“１”にセットした状態で
は、アナログ入力ＡＩＮ４〜ＡＩＮ７が順次変換され
る。

【００９４】そして、各チャネルの変換が終了すると、
ＡＤＥＮＤビットを“１”にセットし、続けてアナログ
入力ＡＩＮ４〜ＡＩＮ７が順次変換を繰り返す。これ
を、ＣＰＵのライト動作により、ＡＤＳＴビットが
“０”にクリアされるまで変換を行う。

【００９５】一方、ＳＣＡＮビットを“０”にクリアし
た単一モードのとき、ＣＨＳ２〜ＣＨＳ０ビットで指定
された１チャネルの変換が終了すると、自動的にＡＤＳ
Ｔビットが“０”にクリアされ、ＡＤＥＮＤフラグが
“１”にセットされる。

【００９６】また、ＴＲＧＥ＝“０”とすると、ＡＤＳ
ＴビットはＣＰＵのライト動作によってのみ、ＡＤＳＴ
ビットは“１”にセットされる。ＴＲＧＥ＝“１”とす
ると、ＡＤＳＴビットはＣＰＵのライト動作によるほ
か、ＣＲＢのＴＲＧＳビットで選択した外部トリガ入力
または内部トリガ入力によって、ＡＤＳＴビットは
“１”にセットされる。

【００９７】制御レジスタＣＲＢにおいて、ビット１は
内部トリガ出力選択ビット（ＯＵＴＳ）であり、内部ト
リガ信号出力の活性状態となるタイミングを選択する。
たとえば、ＯＵＴＳ＝“０”とすると、ＡＤＳＴビット
のセット時に内部トリガ信号出力が活性状態となる。ま
た、ＯＵＴＳ＝“１”とするとＡ／Ｄ変換の終了時に内
部トリガ信号出力が活性状態となる。このＯＵＴＳビッ
トによる内部トリガ信号出力のタイミングは、図９のＡ
ＤＳＴセット信号、変換終了信号と同じとされる。

【００９８】ビット０は、トリガ選択ビット（ＴＲＧ
Ｅ）であり、トリガ信号を選択し、ＴＲＧＥ＝“１”の
状態でのみ有効である。たとえば、ＴＲＧＥ＝“０”の
とき、前記同様に外部トリガ入力のハイレベルからロウ
レベルへの遷移時点でＡＤＳＴビットは“１”にセット
される。また、ＴＲＧＥ＝“１”のとき、内部トリガ信
号が活性状態になった時点でＡＤＳＴビットは“１”に
セットされる。なお、アナログ入出力回路ＡのＴＲＧＳ
ビット、アナログ入出力回路ＤのＯＵＴＳビットは無効
である。

【００９９】たとえば、アナログ入出力回路ＡでＯＵＴ
Ｓビットを“０”にクリアした状態で、アナログ入出力
回路ＢのＴＲＧＥビット、ＴＲＧＳビットを“１”にセ
ットすることによって、アナログ入出力回路Ａ，Ｂは同
時動作を行う。

【０１００】また、アナログ入出力回路Ａ〜Ｄで、それ
ぞれアナログ入力ＡＩＮ０〜ＡＩＮ３を選択し、単一モ
ードを設定する。たとえば、アナログ入出力回路ＡでＯ
ＵＴＳビットを“０”にクリアし、アナログ入出力回路
Ｂ，Ｃ，ＤのＴＲＧＥビット、ＴＲＧＳビットを“１”
にセットする。

【０１０１】この状態で、アナログ入出力回路ＡのＡＤ
ＳＴビットを“１”にセットすると、最大４チャネルの
アナログ入力ＡＩＮ０〜ＡＩＮ３のＡ／Ｄ変換を同時に
行うことができる。そして、所望のタイミングのアナロ
グ入力の相対的な値を検出することができる。これは、
アナログ入力の経時的な変化が大きい場合、かつアナロ
グ入力間の相対的な値を検出する必要がある場合に有効
である。

【０１０２】また、アナログ入出力回路ＡでＯＵＴＳビ
ットを“１”にクリアした状態で、アナログ入出力回路
ＢのＴＲＧＥビット、ＴＲＧＳビットを“１”にセット
することによって、アナログ入出力回路Ａ，Ｂは連続動
作を行う。

【０１０３】このアナログ入出力回路Ａ，Ｂで、それぞ
れアナログ入力ＡＩＮ０〜ＡＩＮ３、ＡＩＮ４〜ＡＩＮ
７を選択し、スキャンモードを設定する。たとえば、ア
ナログ入出力回路ＡでＯＵＴＳビットを“１”にクリア
し、アナログ入出力回路ＢのＴＲＧＥビット、ＴＲＧＳ
ビットを“１”にセットする。

【０１０４】この状態で、アナログ入出力回路ＡのＡＤ
ＳＴビットを“１”にセットすると、まずアナログ入出
力回路Ａでアナログ入力ＡＩＮ０〜ＡＩＮ３のＡ／Ｄ変
換を行い、その後アナログ入出力回路Ｂでアナログ入力
ＡＩＮ４〜ＡＩＮ７のＡ／Ｄ変換を行う。

【０１０５】このような連続動作を設定することによ
り、８チャネルのＡ／Ｄ変換を行い、結果を保持するこ
とができる。特に、多数のアナログ入力の値を一括し
て、ＣＰＵが処理する必要がある場合に便利である。

【０１０６】この場合、データレジスタの配列を変更で
きれば望ましい。そこで、同時動作の場合、アナログ入
出力回路ＡのＤＲＡ、アナログ入出力回路ＢのＤＲＢ、
アナログ入出力回路ＣのＤＲＣ、アナログ入出力回路Ｄ
のＤＲＤが連続するようにすればよい。

【０１０７】そして、前記のように４チャネルのアナロ
グ入力ＡＩＮ０〜ＡＩＮ３のＡ／Ｄ変換を同時に行った
場合に、変換結果が連続したアドレスに得られ、ＣＰＵ
が処理する場合に都合がよい。あるいは、ＣＰＵによら
ず、ＤＭＡ（ダイレクトメモリアクセス）転送を行う場
合にも都合がよい。

【０１０８】このＤＭＡ転送については、たとえば平成
５年３月（株）日立製作所発行の『Ｈ８／３００３ハ
ードウェアマニュアル』などに記載されている。このよ
うな４本のデータ転送を行うには、所謂ブロック転送モ
ードを用いることができる。また、複数のＤ／Ａ変換出
力を行う場合も同様である。これは、アナログ入出力回
路Ａ〜ＤのＤＲＤが連続するようにすればよい。

【０１０９】一方、連続動作の場合、各アナログ入出力
回路のＤＲＡ〜ＤＲＤが連続するようにすればよい。こ
れらのレジスタの配列は、図示はされない制御レジスタ
のビットの設定に依るようにすればよい。あるいは、１
つのレジスタに対して複数のアドレスからリードできる
ようにしてもよい。

【０１１０】従って、本実施例におけるアナログ入出力
回路によれば、実施例１に対して、データレジスタが４
本のデータレジスタ（ＤＲＡ〜ＤＲＤ）とされることに
より、さらに１つのアナログ入出力回路を多目的に使用
することができる上に、複数のアナログ入出力回路のア
ナログ入力を共通にし、アナログ入出力回路Ａ〜Ｄが内
蔵されているシングルチップマイクロコンピュータとす
ることにより、アナログ入出力回路をさらに多目的に使
用することができ、特に端子数に制約がある場合にも複
数のアナログ入出力回路を設けることができる。

【０１１１】（実施例３）図１６は本発明の実施例３に
おけるアナログ入出力回路を示すブロック図、図１７は
本実施例におけるアナログ入出力回路内の制御レジスタ
の構成図である。

【０１１２】本実施例におけるアナログ入出力回路は、
図１６に示すように、実施例２の図１０に示すアナログ
入出力回路による４モジュールが１つのモジュールとし
て形成された構成となっている。

【０１１３】本実施例においては、データレジスタ（Ｄ
Ｒ０〜ＤＲ７）が８本とされ、制御レジスタ（ＣＲ０〜
ＣＲ３，ＤＡＣＲ）は５本とされている。これらのレジ
スタに対する入出力制御の信号線は省略されている。ま
た、内部トリガ信号の入力信号および出力信号は制御回
路の内部に含まれるものとされる。

【０１１４】そして、サンプリング信号、出力許可信
号、マルチプレクサ選択信号などは各回路に対して独立
した信号が与えられる。また、アナログ出力ＡＯＵＴ０
〜ＡＯＵＴ３の４本は、アナログ入力ＡＩＮ０〜ＡＩＮ
７とは独立している。たとえば、入出力ポート（ＩＯＰ
８）と兼用にされる。

【０１１５】さらに、Ａ／Ｄ変換のデータレジスタとし
てはＤＲ０〜ＤＲ７が、それぞれアナログ入力ＡＩＮ０
〜ＡＩＮ７に対応して用いられる。また、Ｄ／Ａ変換の
データレジスタとしてはＤＲ３〜ＤＲ７が、それぞれア
ナログ出力ＡＯＵＴ０〜ＡＯＵＴ３に対応して用いられ
る。

【０１１６】続いて、アナログ入出力回路の制御レジス
タの構成を図１７により説明する。

【０１１７】なお、本実施例において、各ビットの機能
は実施例２の図１２と同様であるので詳細な説明は省略
する。

【０１１８】制御レジスタＣＲ０〜ＣＲ３がそれぞれ、
アナログ入力ＡＩＮ０とＡＩＮ４、アナログ入力ＡＩＮ
１とＡＩＮ５、アナログ入力ＡＩＮ２とＡＩＮ６、アナ
ログ入力ＡＩＮ３とＡＩＮ７に対応し、Ａ／Ｄ変換の制
御を行う。

【０１１９】そして、各制御レジスタＣＲ０〜ＣＲ３の
ＣＨＳビットは前記アナログ入力の選択を行う。たとえ
ば、制御レジスタＣＲ０のＣＨＳビットが“０”にクリ
アされているとき、アナログ入力ＡＩＮ０が選択され、
“１”にセットされているときはアナログ入力ＡＩＮ４
が選択される。

【０１２０】制御レジスタＤＡＣＲは、アナログ入出力
回路の機能の選択とＤ／Ａ変換の制御を行う。

【０１２１】このように、アナログ入力の選択を限定し
て各ビットを再配置したため、制御レジスタの本数を実
施例２の図１１に対して３本縮小して、論理的・物理的
規模を縮小できる。なお、前記同様に、制御レジスタＣ
Ｒ０のＴＲＧＳビット、制御レジスタＣＲ３のＯＵＴＳ
ビットは無効である。

【０１２２】なお、図１６のアナログ入出力回路におい
て、Ａ／Ｄ変換の８本のデータレジスタと、Ｄ／Ａ変換
の４本の変換結果レジスタを独立に設けてもよい。

【０１２３】従って、本実施例におけるアナログ入出力
回路によれば、実施例２に対して、アナログ入出力回路
による４モジュールが１つのモジュールとして形成し、
各ビットを再配置して制御レジスタの本数が縮小される
ことにより、Ａ／Ｄ変換、Ｄ／Ａ変換のための制御レジ
スタの配置を効率化し、さらに資源の利用効率を向上さ
せることができる。

【０１２４】以上、本発明者によってなされた発明を実
施例１〜３に基づき具体的に説明したが、本発明は前記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【０１２５】たとえば、前記実施例のアナログ入出力回
路については、アナログ入力チャネルの数が８チャネル
である場合について説明したが、本発明は前記実施例に
限定されるものではなく、１６チャネルなどの他のチャ
ネル数についても広く適用可能であり、実施例２におけ
る図１１の場合には、チャネル数を多くすれば本発明の
効果を大きくすることができる。

【０１２６】また、データレジスタの数、アナログ入出
力回路の数についても任意の数とすることができ、たと
えば図１６の例では、４モジュールを一体化するほか、
２または３モジュールを一体化するようなものであって
もよい。

【０１２７】さらに、その他の機能を追加することも可
能であり、たとえば計時機能を追加して一定周期でＡ／
Ｄ変換またはＤ／Ａ変換を行うように構成してもよい。

【０１２８】また、データレジスタＤＡＤＲにバッファ
レジスタを追加して、いわゆるダブルバッファ構成とし
てＤＡＤＲの内容を直接Ｄ／Ａ変換には用いずに、所定
のタイミングでＤＡＤＲの内容をバッファレジスタに転
送して、このバッファレジスタの内容をＤ／Ａ変換する
ようにしてもよい。

【０１２９】さらに、Ａ／Ｄ変換は逐次比較に限定され
ず、所定の基準電源との大小のみを判定するようなもの
であってもよい。

【０１３０】また、抵抗分圧回路の基準電源をＡＶｃ
ｃ，ＡＶｓｓとは独立に設けてもよい。

【０１３１】また、アナログ入出力回路の具体的な回路
構成、制御レジスタの具体的なビット構成についても種
々変更可能である。たとえば、抵抗分圧回路を複数設け
て同時動作を可能とすることにより、複数のＡ／Ｄ変換
を同時に行うこと、複数のＤ／Ａ変換を同時に行うこと
ができるので、１つのアナログ入出力回路をさらに多目
的に使用することが可能となる。

【０１３２】さらに、このような複数の抵抗分圧回路を
含むアナログ入出力回路を１つのモジュールとして形成
することにより、制御レジスタの配置を効率化し、さら
に資源の利用効率を向上させることができる。

【０１３３】また、シングルチップマイクロコンピュー
タの他の機能ブロックについても、何等制約されるもの
ではなく、たとえばＣＰＵは内蔵されなくてもよく、外
部のマイクロプロセッサからリード／ライト可能な半導
体集積回路装置で構成することもできる。

【０１３４】さらに、内部バスの構成なども種々変更可
能であり、またアナログ入力端子、アナログ出力端子は
入出力ポートと兼用されず、独立の端子としてもよい。

【０１３５】なお、前記実施例において、具体的な回路
については詳細な説明を省略しているが、この具体的な
回路は、所謂論理合成手法を用いれば、アナログ入出力
回路の機能を記述することにより得ることができる。こ
の論理合成手法には、たとえばシノプシス社製デザイン
コンパイラなどがある。

【０１３６】以上の説明では、主として本発明者によっ
てなされた発明をその利用分野であるシングルチップマ
イクロコンピュータに適用した場合について説明した
が、それに限定されるものではなく、その他の半導体集
積回路装置にも適用可能であり、本発明は少なくともデ
ジタル・アナログ混在の半導体集積回路装置に適用する
ことができる。

【０１３７】さらに、本発明のシングルチップマイクロ
コンピュータを用いて、図１８に示すようなレーザビー
ムプリンタシステム、さらに図１９に示すようなカメラ
システムなどの応用システムに適用することができる。

【０１３８】図１８の応用システムにおいては、本発明
のシングルチップマイクロコンピュータをレーザビーム
プリンタのエンジン制御に用いている。すなわち、シン
グルチップマイクロコンピュータ（ＭＣＵ）から２本の
Ｄ／Ａ出力を行って、演算増幅器（ＯＰＡＭＰ）、電圧
・電流変換回路（Ｖ−Ｉ）を介して半導体レーザの調光
を行い、一方を粗調、他方を微調用に使用する。

【０１３９】また、Ａ／Ｄ変換入力には、前記半導体レ
ーザの出力を発光ダイオード（ＬＤ）からの光をフォト
ダイオード（ＰＤ）で検出した結果を入力できる。この
Ａ／Ｄ変換入力の値によって、Ｄ／Ａ出力値を調整でき
る。そのほか、定着温度検出、ヘッド位置検出、および
インク量検出をＡ／Ｄ変換入力に使用できる。このよう
なプリンタ制御は、たとえば図１６のアナログ入出力回
路でこれらの入出力制御を実現することができる。

【０１４０】一方、図１９のようなカメラの制御に用い
た場合には、測光結果をＡ／Ｄ変換入力に使用し、この
入力値を基に露光調整を行い、この露光調整はＤ／Ａ出
力を用いて絞りモータを駆動して行う。また、測光の調
整にはＤ／Ａ出力を用い、このＤ／Ａ出力によって測光
の感度調整を行うものである。

【０１４１】さらに、タイマ出力によってレンズの焦点
モータを駆動する場合、モータの位置検出にＡ／Ｄ変換
入力を使用することができる。また、バッテリの電圧検
出にＡ／Ｄ変換入力を用いることができる。このバッテ
リの電圧変化は、シングルチップマイクロコンピュータ
の動作速度に比較して十分に小さいので常に検出する必
要はない。

【０１４２】従って、バッテリの電圧検出は、データレ
ジスタまたは端子、または抵抗分圧回路を時分割して共
通に利用できる。この場合には、抵抗分圧回路を時分割
して利用している。このような制御には、図１６のアナ
ログ入出力回路でこれらの入出力制御を実現できる。

【０１４３】このように、多数のＤ／Ａ出力を行った
り、Ａ／Ｄ変換を同時変換したり、Ａ／Ｄ変換とＤ／Ａ
変換を時分割して切り替えつつ使用し、多目的の利用を
行うことができるため、シングルチップマイクロコンピ
ュータとしての処理の高速化および高機能化のほかに、
個別の応用毎にアナログ入出力回路またはシングルチッ
プマイクロコンピュータ、さらに半導体集積回路装置を
開発する必要がなく、開発費用を削減でき、また多目的
の利用を行うことができるため、各応用における仕様変
更などに柔軟に対応することができる。

【０１４４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１４５】(1).入出力回路手段は、電圧生成回路、電
圧入力端子、電圧出力端子および電圧比較回路を有し、
電圧生成回路の出力が電圧出力端子から出力可能とされ
るとともに、電圧生成回路の出力と電圧入力端子の入力
とが比較可能に構成されていることにより、Ａ／Ｄ変換
機能およびＤ／Ａ変換機能を内蔵することができるの
で、Ａ／Ｄ変換機能による基準電圧をＤ／Ａ出力として
出力可能とし、またＤ／Ａ変換機能による出力電圧をＡ
／Ｄ変換の基準電圧として使用可能な半導体集積回路装
置の入出力回路手段を得ることが可能となる。

【０１４６】(2).前記(1) により、Ａ／Ｄ変換機能また
はＤ／Ａ変換機能として選択的に使用可能な入出力回路
手段を形成することができるので、１つの入出力回路手
段を多目的に使用することができる上に、Ａ／Ｄ変換機
能およびＤ／Ａ変換機能の物理的資源を共用して半導体
集積回路の資源の利用効率の向上が可能となる。

【０１４７】(3).前記(1) において、入出力回路手段
は、さらに第１のデータレジスタ、第２のデータレジス
タ、制御レジスタまたは電圧蓄積回路を有することによ
り、さらに１つの入出力回路手段を多目的に使用するこ
とができる半導体集積回路装置を得ることができる。

【０１４８】(4).前記(1) において、電圧生成回路を複
数有し、また電圧生成回路と電圧比較回路とを複数有す
ることにより、さらに入出力回路手段の多目的な使用が
可能となる。

【０１４９】(5).前記(1) において、特に半導体集積回
路装置をシングルチップマイクロコンピュータとして、
レーザビームプリンタシステムまたはカメラシステムな
どの応用システムに用いることにより、シングルチップ
マイクロコンピュータとしての処理の高速化および高機
能化のほかに、シングルチップマイクロコンピュータを
共用して開発費用の削減が可能になるとともに、個別の
応用システム毎の仕様変更などに対する柔軟な対応が可
能となる。

【０１５０】(6).前記(1) 〜(5) により、資源の共通利
用、論理的・物理的規模の縮小および多目的な利用を可
能とすることができるので、開発費用を削減して応用シ
ステムなどへの柔軟な対応が可能とされる半導体集積回
路装置、特にＡ／Ｄ変換機能およびＤ／Ａ変換機能を内
蔵したシングルチップマイクロコンピュータを始めとす
る半導体集積回路装置を得ることができる。

【図面の簡単な説明】

【図１】図１は本発明の実施例１であるシングルチップ
マイクロコンピュータの全体を示すブロック図である。

【図２】実施例１におけるアナログ入出力回路の一例を
示すブロック図である。

【図３】実施例１におけるアナログ入出力回路内の抵抗
分圧回路の一例を示すブロック図である。

【図４】実施例１におけるアナログ入出力回路内の制御
レジスタの構成図である。

【図５】実施例１におけるアナログ入出力回路内の制御
レジスタの内容を示す説明図である。

【図６】実施例１におけるアナログ入出力回路内の制御
レジスタの内容を示す説明図である。

【図７】実施例１におけるアナログ入出力回路内の制御
レジスタの内容を示す説明図である。

【図８】実施例１におけるアナログ入出力回路の変形例
を示すブロック図である。

【図９】実施例１の一例における処理動作のタイミング
図である。

【図１０】本発明の実施例２におけるアナログ入出力回
路を示すブロック図である。

【図１１】実施例２が適用されたシングルチップマイク
ロコンピュータの主要部を示すブロック図である。

【図１２】実施例２におけるアナログ入出力回路内の制
御レジスタの構成図である。

【図１３】実施例２におけるアナログ入出力回路内の制
御レジスタの内容を示す説明図である。

【図１４】実施例２におけるアナログ入出力回路内の制
御レジスタの内容を示す説明図である。

【図１５】実施例２におけるアナログ入出力回路内の制
御レジスタの内容を示す説明図である。

【図１６】本発明の実施例３におけるアナログ入出力回
路を示すブロック図である。

【図１７】実施例３におけるアナログ入出力回路内の制
御レジスタの構成図である。

【図１８】本発明が適用されたシングルチップマイクロ
コンピュータを用いたレーザビームプリンタシステムの
主要部を示すブロック図である。

【図１９】本発明が適用されたシングルチップマイクロ
コンピュータを用いたカメラシステムの主要部を示すブ
ロック図である。

【符号の説明】

ＣＰＵ中央処理装置ＲＯＭリードオンリメモリＲＡＭランダムアクセスメモリＳＣＩシリアルコミュニケーションインタフェースＩＯＰ１〜ＩＯＰ９入出力ポートＣＲＡ，ＣＲＢ制御レジスタＤＲデータレジスタＤ／Ａ抵抗分圧回路（電圧生成回路）Ｒ０〜Ｒ５１１抵抗ＡＤＤＲ第１のデータレジスタＤＡＤＲ第２のデータレジスタＤＲＡ〜ＤＲＤデータレジスタＤＲ０〜ＤＲ７データレジスタＣＲ０〜ＣＲ３，ＤＡＣＲ制御レジスタＭＣＵシングルチップマイクロコンピュータＯＰＡＭＰ演算増幅器Ｖ−Ｉ電圧・電流変換回路ＬＤ発光ダイオードＰＤフォトダイオード

Claims

【特許請求の範囲】

【請求項１】少なくとも入出力回路手段を有する半導
体集積回路装置であって、前記入出力回路手段は、少な
くとも基準電圧から所望の電圧を生成する電圧生成回
路、電圧入力端子、電圧出力端子および電圧比較回路を
有し、前記電圧生成回路の出力は前記電圧出力端子およ
び前記電圧比較回路に結合され、かつ前記電圧入力端子
の出力は前記電圧比較回路に結合され、前記電圧生成回
路の出力が前記電圧出力端子から出力可能とされるとと
もに、前記電圧生成回路の出力と前記電圧入力端子の入
力とが比較可能に構成されていることを特徴とする半導
体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記入出力回路手段はさらに第１のデータレジス
タを有し、前記電圧比較回路の出力が前記第１のデータ
レジスタに結合され、電圧比較結果が逐次的または並列
的に前記第１のデータレジスタに格納可能に構成されて
いることを特徴とする半導体集積回路装置。
【請求項３】請求項１または２記載の半導体集積回路
装置であって、前記入出力回路手段はさらに第２のデー
タレジスタを有し、前記第２のデータレジスタの出力が
前記電圧生成回路に結合され、前記電圧出力端子から出
力する電圧が前記第２のデータレジスタで設定可能に構
成されていることを特徴とする半導体集積回路装置。
【請求項４】請求項１、２または３記載の半導体集積
回路装置であって、前記入出力回路手段はさらに制御レ
ジスタを有し、前記制御レジスタの所定のビットの状態
によって、前記電圧生成回路の出力を前記電圧出力端子
から出力するか、または前記電圧生成回路の出力と前記
電圧入力端子の入力とを比較するかが選択可能に構成さ
れていることを特徴とする半導体集積回路装置。
【請求項５】請求項１、２、３または４記載の半導体
集積回路装置であって、前記入出力回路手段はさらに電
圧蓄積回路を有し、前記電圧蓄積回路は前記電圧生成回
路の出力を入力し、前記電圧蓄積回路の出力が前記電圧
出力端子から出力可能に構成されていることを特徴とす
る半導体集積回路装置。
【請求項６】請求項１、２、３、４または５記載の半
導体集積回路装置であって、前記電圧生成回路を複数有
し、１つの電圧生成回路が動作を開始すると、同時に前
記複数の電圧生成回路の内の単数または複数の電圧生成
回路が動作開始可能に構成されていることを特徴とする
半導体集積回路装置。
【請求項７】請求項１、２、３、４、５または６記載
の半導体集積回路装置であって、前記電圧生成回路を複
数有し、１つの電圧生成回路が動作を終了すると、前記
複数の電圧生成回路の内の単数または複数の電圧生成回
路が動作開始可能に構成されていることを特徴とする半
導体集積回路装置。
【請求項８】請求項１、２、３、４、５、６または７
記載の半導体集積回路装置であって、前記電圧生成回路
と前記電圧比較回路を複数有し、前記電圧入力端子の少
なくとも１つを前記複数の電圧比較回路に結合し、前記
電圧比較回路のそれぞれに独立した前記電圧生成回路の
入力が結合可能に構成されていることを特徴とする半導
体集積回路装置。
【請求項９】請求項１、２、３、４、５、６、７また
は８記載の半導体集積回路装置をシングルチップマイク
ロコンピュータとしてレーザビームプリンタシステムに
用い、前記シングルチップマイクロコンピュータへのＡ
／Ｄ変換入力として少なくともフォトダイオードの出力
を入力し、前記フォトダイオードからの入力に基づいて
半導体レーザの調光を前記シングルチップマイクロコン
ピュータからのＤ／Ａ出力により制御することを特徴と
する半導体集積回路装置。
【請求項１０】請求項１、２、３、４、５、６、７ま
たは８記載の半導体集積回路装置をシングルチップマイ
クロコンピュータとしてカメラシステムに用い、前記シ
ングルチップマイクロコンピュータへのＡ／Ｄ変換入力
として少なくとも測光結果を入力し、前記測光結果に基
づいて露光調整用モーターの駆動を前記シングルチップ
マイクロコンピュータからのＤ／Ａ出力により制御する
ことを特徴とする半導体集積回路装置。