JPH0424564A - ロジックアナライザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、多チャンネルのディジタル信号の論理レベ
ルをクロック毎に検出後、時系列的にメモリに記憶し、
解析するロジックアナライザ、特にその解析結果の表示
状態の改善に関するものである。

［従来の技術］ 一般に、ロジックアナライザは、情報処理装置の複数の
ディジタル信号について、その論理レベルをクロック毎
に検出し、時系列的にメモリに格納し、解析する４Ｉｌ
］定装置である。この種の従来のロジックアナライザと
して、１９８２年１１月号の「エレクトロニクス」誌（
オーム社）に開示のものが第３図に示されている。

第３図において、ロジックアナライザ（１１）は、解析
対象装置（１０）の動作状態を示すデータとして、アド
レス情報、データ情報、コントロール信号、ステート信
号、エラー情報等の解析対象信号（Ｓ　１０）をコンパ
レータ（１）に入力する。このコンパレータ（１）は、
解析対象信号（Ｓ　１０）の論理レベルを所定の値と比
較判定し、比較結果信号（Ｓｌ）をサンプリング回路（
２）及びクロックジェネレータ（３）へ出力する。

サンプリング回路（２）は、比較結果信号（Ｓｌ）をサ
ンプリングして入力データ（Ｓ２）を得、これをトリガ
ジェネレータ（４）及びメモリ回路（６）へ出力する。

クロックジェネレータ（３）は、コンパレータ（１）か
ら与えられた比較結果信号（Ｓｌ）の内外部クロックに
相当する信号と後述するデータ処理制御部（７）から与
えられる内部クロック（Ｓ１１ａ）及びクロック設定情
報（５１ｌ　ｂ）を基にして、クロック（Ｓ３）を生成
する。このクロック（Ｓ３）は、サンプリング回路（２
）及びトリガジェネレータ（４）に与えられている。

トリガジェネレータ（４）はサンプリング回路（２）に
よりサンプリングされた入力データ（Ｓ２）、クロック
（Ｓ３）及びデータ処理制御部（７）から出力されるト
リガトレース設定情報（Ｓ　１２）を基に、トリガ及び
トレース条件の設定判定を行い、この結果書込み信号（
３４ａ）及びトレースストップ信号（Ｓ４ｂ）をメモリ
コントロール回路（５）に出力する。

メモリコントロール回路（５）は、上述のトリガジェネ
レータ（４）から与えられた信号（Ｓ４ａ）、（Ｓ４ｂ
）及びデータ処理制御部（７）から与えられるトリガス
トップデイレイ情報（Ｓ１３）等を基に、内蔵のアドレ
スカウンタにより、メモリ回路（６）のアドレス情報（
Ｓ５ａ）、リード／ライト情報（Ｓ　５　ｂ）等を生成
してメモリ回路（６）へ出力する。

メモリ回路（６）は、サンプリング回路（２）によりサ
ンプリングされた入手データ（Ｓ２）をアドレス情報（
Ｓ５ａ）、リード／ライト情報（Ｓ５ｂ）等に従って格
納し、またデータ処理制御部（７）へメモリデータ（Ｓ
６）として出力する。データ処理制御部（７）は、メモ
リ回路（６）からメモリデータ（Ｓ６）を読み出して加
工し、タイミングチャートあるいは、逆アセンブルリス
ト等の形として解析対象装置（１０）の動作状態を表す
情報をＣＲＴデイスプレィ（９）に表示する機能を有す
る。またこのデータ処理制御部（７）は、メモリデータ
（Ｓ６）を直接または加工して、外部装置あるいはフロ
ッピーディスク等の補助記憶装置等とのインターフェー
ス機能も持ち、更に前述のクロックジェネレータ（３）
、）リガンエネレータ（４）、メモリコントロール回路
（５）に対してそれぞれクロック設定情報（５１１ｂ）
、トリガトレース情報（Ｓ１２）、トリガストップデイ
レイ情報（５１３）等の設定情報を与える。

なお、図中（８）は、データ処理制御部（７）への設定
条件や制御情報（Ｓ７）を与える操作キーである。また
（９）は、表示装置としてのＣＲＴデイスプレィである
。

このように構成されるロジックアナライザは、ハードウ
ェア解析を目的とするロジックタイミングアナライザと
、ソフトウェアのモニタを主に行うロジックステートア
ナライザの二種類あるが、どちらもハードウェア構成は
殆ど同様であるため、以下においては、ロジックステー
トアナライザの動作について説明する。

解析対象装置（１０）のアドレス情報、データ情報、コ
ントロール信号、ステータス信号、エラー情報等の解析
対象信号（Ｓ　１０）は、コンパレータ（１）により、
論理レベル即ちハイレベルであるかローレベルであるか
の区別が判定され、比較結果信号（Ｓｌ）としてサンプ
リング回路（２）に入力される。一方、比較結果信号（
Ｓｌ）のうちクロック生成信号は、クロックジェネレー
タ（３）に人力され、予めデータ処理制御部（７）から
与えられているクロック設定情報（３１１ｂ）等により
設定されている。クロック設定条件により、解析対象装
置（１０）の内部動作に同期したクロック（Ｓ３）を生
成して、サンプリング回路（２）及びトリガジェネレー
タ（４）に送出する。

サンプリング回路（２）は、前述の入力データ（Ｓｌ）
をサンプリング後メモリ回路（６）の入力データ（Ｓ２
）を出力するとともに、一部のブタはトリガジェネレー
タ（４）に入力し、予め与えられているトリガトレース
情報（Ｓ　１２）により設定されている特定命令、特定
データ、特定アドレス等のトリガトレース条件と比較し
、書込みクロック（Ｓ４ａ）及びトレースストップ信号
（Ｓ４ｂ）を生成し、メモリコントロール回路（５）に
与えている。

メモリコントロール回路（５）は、データ処理制御部（
７）から予め与えられている書込みモード、トリがスト
ップデイレイ情報（８１３）に基づいて書込みモード及
びトリガストップディレイが設定されており、これに従
って、メモリコントロール回路（５）、書込みクロック
が入力される都度アドレスカウンタをインクリメントし
てメモリ回路（６）へのアドレス情報（５５ａ）、リー
ド／ライト情報（Ｓ　５　ｂ）を生成し、メモリ回路（
６）に与える。

メモリ回路（６）には、サンプリング回路の出力情報（
Ｓ２）を、書込みデータとし、アドレス情報（Ｓ５ａ）
、リード／ライト情報（Ｓ　５　ｂ）に従ってデータが
書き込まれる。

従って、解析対象装置（１０）の１ステツプ毎の動作状
態がトリガジェネレータ（４）に設定されているトレー
ス条件と合致した場合その情報が、メモリコントロール
回路（５）により、メモリ回路（６）に順次書き込まれ
ていく。もしメモリ容量が、動作のＮステップで埋って
しまうと、Ｎ＋１のステップからは、メモリ回路（６）
の書込み開始アドレスから上書きするようにメモリコン
トロール回路（５）は制御する。このようにして、解析
対象装置（１０）の内部情報は、無限ループて書き込ま
れていく。ここでもし解析対象装置の内部情報で、トリ
ガジェネレータ回路（４）に設定されているトリガ条件
と合致する情報が現われた合は、メモリコントロール回
路（５）は、トリガジェネレータ（４）からのトレース
ストップ信号（Ｓ４ｂ＞により、その時点から、メモリ
コントロール回路（５）に設定されてデイレイ数分、メ
モリ回路（６）にデータを書き込み、以後はデータの書
込みを停止する。よってメモリ回路（６）にはトレース
ストップがかけられた時点を基準として時系列的にそれ
以後は所定のデイレイに相当する量だけ、また以前は、
メモリ回路（６）の容量からデイレイ数を差し引いた量
たけ格納されることになる。

メモリ回路（６）に格納された情報、即ち、解析対象装
置（１０）の内部動作履歴は、後でデータ処理制御部（
７）からリードモード、設定情報、読出し信号、アドレ
ス情報（５１３）をメモリコントロール回路（５）に与
えることにより、メモリ情報（Ｓ６）として順次読み出
される。そしてデータ処理制御部は読み出したメモリデ
ータ（Ｓ６）を所定の手順に従って、解析加工し、ＣＲ
Ｔデイスプレィ（９）に表示する。表示された内容によ
って、解析対象装置（１０）の内部動作履歴を知ること
ができる。

第４図は、−例としてＣＲＴデイスプレィに表示された
ある解析対象装置の動作をトレースした結果の模式図で
ある。この例は、メモリ回路（６）内のデータをデータ
処理制御部（７）により解析加工することにより解析対
象装置（１０）の動作履歴を示したものである。第４図
で示される表示内容は、左から順に、時系列的順位を示
すロケーション（ＬＯＧ）、解析対象装置（１０）が動
作する時のアドレス（ＡＤＤＲＥＳＳ）　、データ（Ｄ
ＡＴＡ）　、コントロール信号（ＣＯＮＴＲＯＬ）、解
析結果（ＯＰＥＲＡＴ　ｌ０Ｎ）となっている。アドレ
スの前にＴを表示しているのがトリガポイント即ち、ト
リガジェネレータ（４）からトレースストップ信号（Ｓ
４ｂ）が出力された時点を示している。

ＣＲＴ　（９）への画面表示の流れを第５図に示す。同
図において、ステップ２０　（Ｓ２０）では、各ステー
トのロケーション番号（１−Ｎ）、解析すべきデータが
記憶されているメモリのアドレス（ＭＡ）　、ＣＲＴ　
（９）の表示行番号（ＬＩＮＥ）の初期化を行う。ステ
ップ２１　（Ｓ２］）では、解析内容を見易くするため
のタイトル表示処理を行う。

ステップ２２　（Ｓ２２）において、メモリアドレス（
ＭＡ）から読み出されたデータ（ｓ６）は、ステップ２
３　（３２３）ｊこおいて解）斤され、ステップ２４　
（Ｓ２４）でＣＲＴ　（９）の表示されるべき行番号（
ＬＩＮＥ）に、ロケーション番号（ＬＮ）　、解析対象
の動作履歴であるアドレス、データ、コントロール信号
及び解析結果が一行分表示される。

次に、ステップ２５　（Ｓ２５）では、画面の最下行ま
で表示したか、又は最終のロケーション番号まで表示し
たかを判定し、ｇ（Ｙｅｓ）ならその処理を終える。偽
（Ｎｏ）ならばステップ２６（Ｓ２６）　、２７　（Ｓ
２７）　、２８　（３２８）にてそれぞれ、表示ロケー
ション番号（ＬＮ）、メモリアドレス（ＭＡ）　、ＣＲ
Ｔ行悉号（ＬＩＮＥ）をインクリメントし、再度メモリ
からリードする処理（Ｓ２２）を実行する。この処理を
、ステップ２５　（Ｓ２５）で真（Ｙｅｓ）となるまで
、即ち一画面表示するまで実行する。

［発明が解決しようとする課題］ 従来のロジックアナライザは、以上のような構成だった
ため、解析内容に変化が無い場合（同じ内容が連続して
表示される場合）には、ＣＲＴに表示される量に制限が
あるにもかかわらず、解析の必要の無いデータが表示さ
れることになり、特に有効な動作ステートが、一定間隔
をおいてロジックアナライザに人力される場合には、解
析対象装置の全体的な動作シーケンスがわかりにくく、
見に（い表示となってしまった。

この発明は、かかる課題を解決するためになされたもの
で、連続する同一の解析内容等の指定データを省略して
結果的に見易い表示が可能なロジックアナライザを提供
することを目的とする。

［課題を解決するための手段］ この発明にかかわるロジックアナライザは、情報処理装
置から入力されたデータを論理的にレベル変換して得た
バイナリ情報を格納するメモリ回路と、この格納情報を
解析加工し、連続する同一データ等の指定データを省略
してＣＲＴ表示させるデータ処理制御部とを有するもの
である。

［作用ユ この発明によるロジックアナライザによれば、連続する
同一の解析内容のデータ等は省略されないので、一画面
により多くの有効データが表示され、見易いものとなる
。

［実施例］ 次に、図によってこの発明を更に詳細に説明する。

第１図において、ステップ２０　（Ｓ２０）から２８　
（３２８）は従来と同じである。

この発明によれば、ステップ３０　（５３０）で省略表
示するか否かのチエツクを行う。省略する場合は、ステ
ップ３１（Ｓ３１）において省略するための設定情報（
ＳＤ）を設定し、ＳＤ個以上の連続する同一データをリ
ードした場合には省略表示すべき設定を行う。

ステップ３２（Ｓ３２）では、所定のメモリアドレス（
ＭＡ）よりデータをリードし、ステップ３３（Ｓ３３）
で、同一データが連続しているかをチエツクするために
、一つ前のアドレスからデータをリードして比較する。

その結果同一データが連続しない場合は、ステップ４７
（Ｓ４７）、４８（５４８）にてデータを解析し一行分
の解析結果をＣＲＴ　（９）に表示させる。

ステップ４９（Ｓ４９）で、画面の最下行まで表示した
か、又は最終のロケーション番号まで表示したかをチエ
ツクし、表示している場合は処理を終了する。表示して
無い場合は、ステップ５０（Ｓ５０）　、５１　（Ｓ５
１）　、５２　（Ｓ５２）にてそれぞれ表示ロケーショ
ン番号（ＬＮ）　、メモリアドレス（ＭＡ）　、ＣＲＴ
行番号（ＬＩＮＥ）をそれぞれインクリメントし、再度
メモリ回路（６）からリードする処理（Ｓ　３２）を実
行する。

次に、ステップ３３　（５３Ｂ）でチエツクした結果、
同一データが連続したと判定された場合は、ステップ３
４（Ｓ３４）を実行する。

ステップ３４　（Ｓ３４）では、後述する処理でメモリ
アドレス（ＭＡ）とロケーション番号（ＬＮ）を変化さ
せて処理する必要があるため、−時的なアドレス（ＴＡ
）　、−時的なロケーション番号（ＴＬＮ）にロードし
、ステップ３５（Ｓ３５）では更に次のアドレスが同一
データであるか否かを判定するために（ＴＡ）、（ＴＬ
Ｎ）　を’ｃｔＬ’ｃれインクリメントする。

ステップ３６　（Ｓ３６）では、最終のロケーション番
号を越えて同一データであるか否かのチエツクをしない
ようにチエツクし、−時的なロケーション番号（ＴＬＮ
）が最終のロケーション番号を越えた時点で同一データ
のチエツクループを終了し、表示するための処理に移行
する。

最終のロケーション番号内でチエツクする場合は、ステ
ップ３７（Ｓ３７）で−時的なメモリアドレス（ＴＡ）
よりデータをリードし、ステップ３８　（５３８）の判
定で同一データでなくなるまでリード動作を繰り返す。

ステップ３９　（Ｓ３９）でループ回数（ＴＡ−ＭＡ）
に１を足すことで結果的には（ＣＡ）に連続する同一デ
ータの個数が残る。

ステップ３４　（Ｓ３４）から３９　（Ｓ３９）までの
処理で連続する同一データの個数を得たわけであるが、
ステップ４０　（Ｓ４０）では、すてに設定されている
情報（ＳＤ）と比較している。ここで（ＳＤ）で設定さ
れている値と同じか又は大きい場合には、省略表示する
ためにステップ４１（Ｓ４１）　、４２　（Ｓ４２）で
省略するデータの次のアドレスとロケーション番号つま
り連続した同一データが変化した時点のアドレスとロケ
ーション番号を設定し、そのアドレスのリード動作に処
理を移す。

また、ステップ４０　（Ｓ４０）で連続する同一データ
の個数が（ＳＤ）で設定されている値より小さい場合に
は、省略表示をせずに、連続した個数分をＣＲＴに表示
（５４３）〜（Ｓ４６）Ｌ、次のアドレスのリード動作
を実行する。

このようにして、設定情報（ＳＤ）を３に設定した場合
のＣＲＴ表示画面の例が第２図の右側に示されている。

図から良くわかるように、ロケジョン番号０２８から０
３４は同一情報が連続して３回以上続いているので省略
されて、ＣＲＴ画面には表示されていない。

なお、上記実施例では、同一のデータであればどんなス
テートであっても省略表示したが、設定によりある特定
のステートについてのみ省略表示できるようにしても良
い。また、上記では、ロジックステートアナライザにつ
いて説明したか、ロジックタイミングアナライザについ
ても表示画面が違うだけで、同様にタイミング画面の省
略表示が可能である。

［発明の効果コ この発明は以上説明した通り、データ処理制御部は、指
定データを表示しないように制御するので、一画面によ
り多くの有効データが表示されることになり、その結果
解析対象装置の動作シーケンスが分り易く見易い表示が
得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による動作フローチャート
、第２図はこの発明による表示画面の例を示す説明図、
第３図はロジックアナライザの構成ブロック図、第４図
は従来の表示画面の例を示す説明図、第５図は従来装置
の動作フローチャートである。 図中、（１）はコンパレータ、（２）はサンプリング回
路、（３）はクロックジェネレータ、（４）はトリガジ
ェネレータ、（５）はメモリコントロール回路、（６）
はメモリ回路、（７）はデータ処理制御部、（８）はキ
ーボード、（９）はＣＲＴ、（１０）は解析対象機器、
（１１）はロジックアナライザである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 被解析対象の情報処理装置から入力されたデータを論理
   的にレベル変換して得たバイナリ情報を格納するメモリ
   回路と、このメモリ回路の格納する情報を解析加工して
   そのうち指定データを省略してＣＲＴ表示させるデータ
   処理制御部とを備えるロジックアナライザ。