JPH04344468A - ロジックアナライザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、多チャンネルのディ
ジタル信号の論理レベルを、クロック毎に検出して時系
列的にメモリに記憶し、解析するロジックアンライザに
関し、更に詳述すれば、多数の解析結果を同時に表示す
るロジックアナライザに関するものである。

【０００２】

【従来の技術】図４は例えば技術雑誌，エレクトロニク
ス，オーム社，第２７巻，１２号，１１７７〜１１８８
ページに示された従来のロジックアナライザを示すブロ
ック図であり、図において、Ａはロジックアナライザ、
１０はロジックアナライザＡによりその動作履歴が解析
される情報処理装置（以下、解析対象装置という）であ
る。この解析対象装置１０からはその動作状態を示すデ
ータとして、アドレス情報，データ情報，コントロール
信号，ステート信号，エラー情報などの解析対象信号Ｓ
１０が、ロジックアナライザＡに取り込まれる。ロジッ
クアナライザＡにおいて、１はコンパレータであり、解
析対象信号Ｓ１０の論理レベルを所定の値と比較判定し
、比較結果信号Ｓ１を出力する。

【０００３】また、２はサンプリング回路で、これが比
較結果信号Ｓ１をサンプリングして出力データＳ２をト
リガジェネレータ４およびメモリ回路６へ出力する。３
はクロックジェネレータであり、これがコンパレータ１
から与えられた比較結果信号Ｓ１のうち、外部クロック
に相当する信号と後述するデータ処理制御部７から与え
られる内部クロックＳ３７ａおよびクロック設定情報Ｓ
３７ｂにもとずいてクロックＳ３を生成する。４はジェ
ネレータであり、これがサンプリング回路２によりサン
プリングされた出力データＳ２，クロックＳ３およびデ
ータ処理制御部７から出力されるトリガトレース設定情
報Ｓ４７に基づいて、トリガ条件およびトレース条件の
設定判定を行う。この判定結果にもとずき、書き込み信
号Ｓ４ａおよびトレースストップ信号Ｓ４ｂを出力する
。

【０００４】さらに、５はメモリコントロール回路であ
り、これがトリガジェネレータ４から与えられた書き込
み信号Ｓ４ａ，Ｓ４ｂおよびデータ処理制御部７から与
えられるトリガストップディレイ情報Ｓ５７などにもと
ずいて、内蔵のアドレスカウンタにより、アドレス情報
Ｓ５ａ，リード／ライト情報Ｓ５ｂなどを生成して出力
する。６はメモリ回路で、これがサンプリング回路２に
よりサンプリングされた入手データＳ２をアドレス情報
Ｓ５ａ，リード／ライト情報Ｓ５ｂなどに従って格納し
、また、メモリデータＳ６を出力する。７はデータ処理
制御部で、これはメモリ回路６からメモリデータＳ６を
読みだして加工し、タイミングチャート或いは逆アセン
ブルリスト等の形として解析対象装置１０の動作状態を
表す情報として、ＣＲＴディスプレイ９に表示させる。

【０００５】また、このデータ処理制御部７は、メモリ
データＳ６を直接的にまたは加工して、外部装置あるい
はフロッピーディスク等の補助記憶装置などとのインタ
ーフェース機能を持ち、更にクロックジェネレータ３，
トリガジェネレータ４，メモリコントロール回路５に対
して、それぞれクロック設定情報Ｓ３７ｂ，トリガトレ
ース設定情報Ｓ４７，トリガストップディレイ情報Ｓ５
７などの設定情報を与える。なお、８はデータ処理制御
部７への設定条件や制御情報Ｓ７を与えるキーボードで
ある。

【０００６】次に動作について説明する。ロジックアナ
ライザＡは、一般に、ハードウェア解析を目的とするロ
ジックタイミングアナライザとソフトウェアのモニタを
主に行うロジックステートアナライザの２種の機能を有
している。どちらもハードウェア構成は殆ど同様である
が、以下ではロジックタイミングアナライザとしての動
作説明を行う。

【０００７】まず、解析対象装置１０のアドレス情報，
データ情報，コントロール信号，ステータス信号，エラ
ー情報等の解析対象信号Ｓ１０は、コンパレータ１にお
いて論理レベル、すなわちハイレベルであるかローレベ
ルであるかの区別が判定され、比較結果信号Ｓ１として
サンプリング回路２に入力される。また、クロックジェ
ネレータ３は予めデータ処理制御部７から与えられるク
ロック設定情報Ｓ３７ｂなどにより内部クロックＳ３７
ａを分周し、クロックＳ３を生成してサンプリング回路
２およびトリガジェネレータ４に送出する。サンプリン
グ回路２では、入力データである比較結果信号Ｓ１をサ
ンプリングした後、メモリ回路６へ出力データＳ２とし
て出力するとともに、一部の出力データをトリガジェネ
レータ４に入力し、予め与えられているトリガトレース
設定情報Ｓ４７により設定されているトリガトレース条
件と比較し、書き込みクロックＳ４ａおよびトレースス
トップ信号Ｓ４ｂを生成し、メモリコントロール回路５
に与えている。

【０００８】一方、メモリコントロール回路５では、デ
ータ処理制御部７から予め与えられている書き込みモー
ド，トリガストップディレイ情報Ｓ５７にもとずいて書
き込みモードおよびトリガストップディレイが設定され
ており、これに従ってメモリコントロール回路５は、書
き込みクロックが入力されるごとに、アドレスカウンタ
をインクリメントして、メモリ回路６へのアドレス情報
Ｓ５ａ，リード／ライト情報Ｓ５ｂを生成し、メモリ回
路６に与える。このメモリ回路６では、サンプリング回
路２からの出力データＳ２を書き込みデータとし、これ
をアドレス情報Ｓ５ａ，リード／ライト情報Ｓ５ｂに従
って書き込む。

【０００９】この場合において、メモリ回路６のメモリ
容量が、動作のＮステップで埋まってしまうと、Ｎ＋１
のステップからは、メモリ回路６の書き込み開始アドレ
スから上書きするように、メモリコントロール回路５は
制御を行う。このようにして、解析対象装置１０の内部
情報は、無限ループで書き込まれていく。ここで、もし
解析対象装置１０の内部情報で、トリガジェネレータ４
に設定されているトリガ条件と合致する情報が現われた
場合は、メモリコントロール回路５はトリガジェネレー
タ４からのトレースストップ信号Ｓ４ｂにより、その時
点からメモリコントロール回路５に設定されたディレイ
数分だけメモリ回路６にデータを書き込み、以後はデー
タの書き込みを停止する。よって、メモリ回路６には、
トレースストップがかけられた時点を基準として、時系
列的に、それ以後は所定のディレイに相当する量だけ、
また以前は、メモリ回路６の容量からディレイ数を差し
引いた量だけ格納されることになる。

【００１０】また、メモリ回路６に格納された情報、す
なわち、解析対象装置１０の内部動作履歴は、後で、デ
ータ処理制御部７からリードモード，設定情報，読み出
し信号，アドレス情報，トリガストップディレイ情報Ｓ
５７をメモリコントロール回路５に与えることにより、
メモリデータＳ６として順次読み出される。そしてデー
タ処理制御部７は、読み出したメモリデータＳ６を所定
の手順にしたがって解析，加工し、ＣＲＴディスプレイ
９に表示する。この表示された内容によって、解析対象
装置１０の内部動作履歴を知ることができる。

【００１１】図３は一例としてＣＲＴディスプレイ９に
表示された、ある解析対象装置１０の動作をトレースし
た結果である。この例は、メモリ回路６内のデータをデ
ータ処理制御部７により解析，加工することにより、解
析対象装置１０の動作履歴をタイミングチャートにて示
したものである。これによれば、左に信号名称Ｘが表示
され、その右に解析結果がタイミングチャートＹとして
表示される。またＴは、予め設定されたトリガ条件を検
出した時点を示し、カーソルＣの位置にある論理レベル
を、右端に”Ｈ”なら”Ｉ”，”Ｌ”なら”Ｏ”で表示
する。

【００１２】

【発明が解決しようとする課題】従来のロジックアナラ
イザは以上のように構成されているので、ＣＲＴディス
プレイ９への画面表示数に制限があり、多数のタイミン
グ信号を一度に表示することが不可能で、他のタイミン
グ信号を表示するためには、画面を縦方向にスクロール
する必要があり、特に、解析対象装置の全体の動作をタ
イミングチャートとして表示する場合には、このスクロ
ール画面では信号の把握が困難であるなどの問題点があ
った。

【００１３】この発明は上記のような問題点を解消する
ためになされたもので、ハードウェア構成を改修するこ
となく、ソフトウェア処理を追加することで、同じ意味
をもつ複数のタイミングデータを合成して１つの信号と
することにより、一画面により多くのタイミング信号を
同時に表示でき、結果的に、見やすい信号を実現できる
ロジックアナライザを得ることを目的とする。

【００１４】

【課題を解決するための手段】この発明にかかるロジッ
クアナライザは、メモリ回路から読みだしたメモリデー
タを解析，加工するデータ処理制御部に、上記解析，加
工による結果データのうち同じ意味をもつ複数のタイミ
ング信号を合成して、１つの信号として出力させるよう
にしたものである。

【００１５】

【作用】この発明におけるデータ処理制御部は、メモリ
データを解析，加工した結果データをタイミングチャー
トとして画面に表示するとき、同じ意味をもつ複数のタ
イミングデータを合成し、１つのタイミングデータとし
て表示するか否かの判定処理を行い、合成表示する場合
には、入力された個数分の結果データをＣＲＴディスプ
レイに合成表示させるように動作する。

【００１６】

【実施例】以下、この発明の一実施例を図について説明
する。図１において、７Ａはデータ処理制御部で、これ
がメモリ回路６からのメモリデータＳ６を読み出して加
工し、データをタイミングチャートあるいはアッセンブ
ルリストなどの形式に変換するとともに、同じ意味を持
つ複数のタイミングデータを１つのタイミングデータに
合成して出力する。なお、このほかの図４に示したもの
と同一の構成部分には同一符号を付して、その重複する
説明を省略する。

【００１７】まず、解析対象装置１０のアドレス情報，
データ情報，コントロール信号，ステータス信号，エラ
ー情報等の解析対象信号Ｓ１０は、コンパレータ１にお
いて論理レベル、すなわちハイレベルであるかローレベ
ルであるかの区別が判定され、比較結果信号Ｓ１として
サンプリング回路２に入力される。また、クロックジェ
ネレータ３は予めデータ処理制御部７Ａから与えられる
クロック設定情報Ｓ３７ｂなどにより内部クロックＳ３
７ａを分周し、クロックＳ３を生成してサンプリング回
路２およびトリガジェネレータ４に送出する。サンプリ
ング回路２では、入力データである比較結果信号Ｓ１を
サンプリングした後、メモリ回路６へ出力データＳ２と
して出力するとともに、一部の出力データをトリガジェ
ネレータ４に入力し、予め与えられているトリガトレー
ス設定情報Ｓ４７により設定されているトリガトレース
条件と比較し、書き込みクロックＳ４ａおよびトレース
ストップ信号Ｓ４ｂを生成し、メモリコントロール回路
５に与えている。

【００１８】一方、メモリコントロール回路５では、デ
ータ処理制御部７Ａから予め与えられている書き込みモ
ード，トリガストップディレイ情報Ｓ５７にもとずいて
書き込みモードおよびトリガストップディレイが設定さ
れており、これに従ってメモリコントロール回路５は、
書き込みクロックが入力されるごとに、アドレスカウン
タをインクリメントして、メモリ回路６へのアドレス情
報Ｓ５ａ，リード／ライト情報Ｓ５ｂを生成し、メモリ
回路６に与える。このメモリ回路６では、サンプリング
回路２からの出力データＳ２を書き込みデータとし、こ
れをアドレス情報Ｓ５ａ，リード／ライト情報Ｓ５ｂに
従って書き込む。

【００１９】この場合において、メモリ回路６のメモリ
容量が、動作のＮステップで埋まってしまうと、Ｎ＋１
のステップからは、メモリ回路６の書き込み開始アドレ
スから上書きするように、メモリコントロール回路５は
制御を行う。このようにして、解析対象装置１０の内部
情報は、無限ループで書き込まれていく。ここで、もし
解析対象装置１０の内部情報で、トリガジェネレータ４
に設定されているトリガ条件と合致する情報が現われた
場合は、メモリコントロール回路５はトリガジェネレー
タ４からのトレースストップ信号Ｓ４ｂにより、その時
点からメモリコントロール回路５に設定されたディレイ
数分だけメモリ回路６にデータを書き込み、以後はデー
タの書き込みを停止する。よって、メモリ回路６には、
トレースストップがかけられた時点を基準として、時系
列的に、それ以後は所定のディレイに相当する量だけ、
また以前は、メモリ回路６の容量からディレイ数を差し
引いた量だけ格納されることになる。

【００２０】また、メモリ回路６に格納された情報、す
なわち、解析対象装置１０の内部動作履歴は、後で、デ
ータ処理制御部７Ａからリードモード，設定情報，読み
出し信号，アドレス情報，トリガストップディレイ情報
Ｓ５７をメモリコントロール回路５に与えることにより
、メモリデータＳ６として順次読み出される。そしてデ
ータ処理制御部７は、読み出したメモリデータＳ６を所
定の手順にしたがって解析，加工する。すなわち、この
データ処理制御部７Ａではメモリ回路６からのメモリデ
ータを読み出して加工し、これをソフトウェアによりタ
イミングチャートや逆アッセンブルリストの形式に変換
したり、同じ意味を持つデータ（タイミングデータ）を
合成して１つのタイミングデータに変換し、これを表示
許可の判定に従って、ＣＲＴディスプレイ９へ出力でき
るようにする。

【００２１】図２は上記データ処理制御部７Ａによる表
示処理動作を詳細に示すフローチャートであり、これに
ついて説明する。まず、画面の行番号であるＬＮの初期
値を１にセットし、表示位置を画面の最上部に指定する
（ステップＳＴ１）。次に画面上部にタイトル等を表示
する処理を行い（ステップＳＴ２）、タイトルを表示し
た行数分行をすすめ、タイミングデータ表示のための準
備を行う（ステップＳＴ３）。次に、タイミングデータ
を区別するために、その信号名称を表示する処理を行い
（ステップＳＴ４）、続いて、上記メモリデータが合成
表示する信号であるかどうかの判定を行い（ステップＳ
Ｔ５）、合成表示しない場合は、従来の処理と同様の処
理を実行するために、表示対象のタイミングデータをメ
モリ回路６からリードする（ステップＳＴ６）。こうし
て、リードされたタイミングデータは、一行分のタイミ
ングチャートとして、現在の行番号であるＬＮに表示す
る（ステップＳＴ７）。

【００２２】一方、ステップＳＴ５の処理で、合成表示
を行うと判定された場合は、予め設定されている合成表
示数をＳＮにセットし（ステップＳＴ８）、ステップＳ
Ｔ６の処理と同様に、表示対象のタイミングをメモリ回
路６よりリードする（ステップＳＴ９）。次に、一行分
のタイミングデータを重ね合わせて表示し（ステップＳ
Ｔ１０）、合成表示数を１つ減らす（ステップＳＴ１１
）。ここで、合成表示数ＳＮが０か否かを判定し（ステ
ップＳＴ１２）、０でないと判定した場合、つまり合成
表示が終了していない場合には、次のタイミングデータ
をリードするため、ステップＳＴ９以下の処理に移行す
る。従って、再度、ステップＳＴ１０のタイミングチャ
ートを表示するわけであるが、行番号ＬＮは変化しない
ため、重ね書きされる形で表示することになる。この処
理はステップＳＴ１２にて合成表示数が０になるまで実
行され、ステップＳＴ１３に移行する。このステップＳ
Ｔ１３では行番号ＬＮを画面の最下行数であるＬＮＭＡ
Ｘと比較し、画面表示が終了したかどうかをチェックす
る。画面表示が終了していなければ、行番号を１つ進め
（ステップＳＴ１４）、次の信号を表示する処理を、画
面の最下行まで繰り返す。

【００２３】図３は一例としてタイミング信号を合成表
示した場合のタイミングチャートを示す。これを図５と
比べると、解析対象装置１０のアドレス信号であるＡＤ
Ｒ０〜３およびデータ信号であるＤＡＴ０〜７は合成表
示され、それぞれ１つのタイミングチャートとして表示
されており、このほかにＩＯＲＣ，ＩＯＷＣ，ＤＲＱ，
・・・Ｅ，Ｆなどのデータ信号が追加表示可能になる。 つまり、同じ意味を持つ４本のアドレス信号および８本
のデータ信号がそれぞれ合成表示され、それぞれ１つの
タイミングチャート上に表示されることにより、新たに
１０本の信号が一画面に追加表示可能となる。また、合
成されたタイミングデータの信号状態は、カーソルＣを
合わせることにより、右端にＨＥＸ値で表示されるが、
個々の信号の状態を確認する場合は、設定により図５の
状態にすることも可能である。

【００２４】

【発明の効果】以上のように、この発明によればメモリ
回路から読みだしたメモリデータを解析，加工するデー
タ処理制御部に、上記解析，加工による結果データのう
ち同じ意味をもつ複数のタイミング信号を合成して、１
つの信号として出力させるように構成したので、ＣＲＴ
ディスプレイの一画面に、より多くのタイミングデータ
を同時に表示でき、その結果、解析対象装置の動作シー
ケンスが分かり易く、見易い表示にできる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるロジックアナライザ
を示すブロック図である。

【図２】この発明におけるデータ処理制御部によるデー
タ処理の手順を示すフローチャート図である

【図３】図
１のデータ処理制御部が出力するタイミングデータの表
示内容を示す説明図である。

【図４】従来のロジックアナライザを示すブロック図で
ある。

【図５】図４におけるデータ処理制御部が出力するタイ
ミングデータの表示内容を示す説明図である。

【符号の説明】

１　　コンパレータ ２　　サンプリング回路 ３　　クロックジェネレータ ４　　トリガジェネレータ ５　　メモリコントロール回路 ６　　メモリ回路 ７Ａ　　データ処理制御部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　解析対象装置から得た解析対象信号の
   論理レベルを設定値と比較するコンパレータと、該コン
   パレータの比較結果信号をサンプリングするサンプリン
   グ回路と、上記比較結果信号のうち外部クロックに相当
   する信号と、内部クロックおよびクロック設定情報とに
   もとずいてクロックを生成するクロックジェネレータと
   、上記サンプリング回路の出力データを一時記憶するメ
   モリ回路と、上記サンプリング回路の出力データをトリ
   ガトレース設定情報と比較して、書き込みクロックおよ
   びトレースストップ信号を生成するトリガジェネレータ
   と、該トリガジェネレータの出力データおよびトリガス
   トップディレイ情報にもとずいて、上記出力データ書き
   込み用のアドレス情報およびリード／ライト情報を生成
   して、上記メモリ回路へ供給するメモリコントロール回
   路と、上記内部クロック，クロック設定情報，トリガト
   レース設定情報，書き込みクロック，トレースストップ
   信号およびトリガストップディレイ情報を出力するとと
   もに、上記メモリ回路から読みだしたメモリデータを所
   定の手順で解析，加工するデータ処理制御部と、該デー
   タ処理制御部で解析，加工した結果データを上記解析対
   象装置の内部動作履歴として表示する表示装置とを備え
   たロジックアナライザにおいて、上記データ処理制御部
   に、上記結果データのうち同じ意味を持つ複数のタイミ
   ング信号を合成して１つの信号として出力させる機能を
   持たせたことを特徴とするロジックアナライザ。