JPH04245708A - 差動回路 - Google Patents
差動回路Info
- Publication number
- JPH04245708A JPH04245708A JP3010442A JP1044291A JPH04245708A JP H04245708 A JPH04245708 A JP H04245708A JP 3010442 A JP3010442 A JP 3010442A JP 1044291 A JP1044291 A JP 1044291A JP H04245708 A JPH04245708 A JP H04245708A
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- JP
- Japan
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- transistor
- input signal
- transistors
- differential circuit
- circuit
- Prior art date
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- Pending
Links
- 230000000295 complement effect Effects 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は差動回路に関し、特に化
合物半導体集積回路に使用される差動回路に関する。
合物半導体集積回路に使用される差動回路に関する。
【０００２】
【従来の技術】従来、この種の差動回路は、一例として
図４に示すように、ゲートに第１の入力信号ＩＮ１を入
力しドレインを第１の出力端子Ｔｏ１と接続する駆動用
の第１のトランジスタＱ１と、ゲートに第１の入力信号
ＩＮ１と相補のレベル関係をもつ第２の入力信号ＩＮ２
を入力しソースを第１のトランジスタＱ１のソースと接
続しドレインを第２の出力端子Ｔｏ２と接続する駆動用
の第２のトランジスタと、第１及び第２のトランジスタ
Ｑ１，Ｑ２のドレインと電源電圧ＶＤＤの第１の電源供
給端子（以下電源供給端子（ＶＤＤ）と記す）との間に
それぞれ対応して接続された第１及び第２の負荷素子の
トランジスタＱ３，Ｑ４と、第１及び第２のトランジス
タＱ１，Ｑ２のソースと電源電圧ＶＳＳの第２の電源供
給端子（以下電源供給端子（ＶＳＳ）と記す）との間に
接続された定電流源回路のトランジスタＱ５とを有する
構成となっていた。なお、この例のトランジスタＱ１〜
Ｑ５はデプレッション型のＦＥＴである。
図４に示すように、ゲートに第１の入力信号ＩＮ１を入
力しドレインを第１の出力端子Ｔｏ１と接続する駆動用
の第１のトランジスタＱ１と、ゲートに第１の入力信号
ＩＮ１と相補のレベル関係をもつ第２の入力信号ＩＮ２
を入力しソースを第１のトランジスタＱ１のソースと接
続しドレインを第２の出力端子Ｔｏ２と接続する駆動用
の第２のトランジスタと、第１及び第２のトランジスタ
Ｑ１，Ｑ２のドレインと電源電圧ＶＤＤの第１の電源供
給端子（以下電源供給端子（ＶＤＤ）と記す）との間に
それぞれ対応して接続された第１及び第２の負荷素子の
トランジスタＱ３，Ｑ４と、第１及び第２のトランジス
タＱ１，Ｑ２のソースと電源電圧ＶＳＳの第２の電源供
給端子（以下電源供給端子（ＶＳＳ）と記す）との間に
接続された定電流源回路のトランジスタＱ５とを有する
構成となっていた。なお、この例のトランジスタＱ１〜
Ｑ５はデプレッション型のＦＥＴである。
【０００３】次に、この差動回路のＤＣ特性について図
５を参照して説明する。
５を参照して説明する。
【０００４】図５においては、縦軸に入力信号ＩＮ１，
ＩＮ２及び出力信号ＯＵＴ１，ＯＵＴ２の電位をとり、
横軸に時間をとっている。時間軸はμｓｅｃを単位とし
ており、この差動回路としてはほとんどＤＣ特性といえ
る。入力信号ＩＮ１，ＩＮ２間にわずかな差電位を与え
て一様に変化させたとき、出力信号ＯＵＴ１，ＯＵＴ２
間の差電位△Ｖｏが最大でほぼ一定となる区間の時間を
ｔ３，ｔ４とし、また、入力信号ＩＮ１，ＩＮ２の時間
ｔ３における電位をＶ３１，Ｖ３２、時間ｔ４における
電位をＶ４１，Ｖ４２とし、時間ｔ３，ｔ４における差
電位を△ＶＩＨ，△ＶＩＬとすると、電位差△ＶＩＨ，
△ＶＩＬは共に０．３Ｖ程度となる。すなわち、出力信
号ＯＵＴ１，ＯＵＴ２間の差電位△Ｖｏを一定に保つた
めの入力信号ＩＮ１，ＩＮ２の許容電位変動（△ＶＩＨ
， △ＶＩＬ）は約０．３Ｖとする。
ＩＮ２及び出力信号ＯＵＴ１，ＯＵＴ２の電位をとり、
横軸に時間をとっている。時間軸はμｓｅｃを単位とし
ており、この差動回路としてはほとんどＤＣ特性といえ
る。入力信号ＩＮ１，ＩＮ２間にわずかな差電位を与え
て一様に変化させたとき、出力信号ＯＵＴ１，ＯＵＴ２
間の差電位△Ｖｏが最大でほぼ一定となる区間の時間を
ｔ３，ｔ４とし、また、入力信号ＩＮ１，ＩＮ２の時間
ｔ３における電位をＶ３１，Ｖ３２、時間ｔ４における
電位をＶ４１，Ｖ４２とし、時間ｔ３，ｔ４における差
電位を△ＶＩＨ，△ＶＩＬとすると、電位差△ＶＩＨ，
△ＶＩＬは共に０．３Ｖ程度となる。すなわち、出力信
号ＯＵＴ１，ＯＵＴ２間の差電位△Ｖｏを一定に保つた
めの入力信号ＩＮ１，ＩＮ２の許容電位変動（△ＶＩＨ
， △ＶＩＬ）は約０．３Ｖとする。
【０００５】
【発明が解決しようとする課題】この従来の差動回路で
は、出力信号ＯＵＴ１，ＯＵＴ２間の差電位△Ｖｏを一
定に保つ入力信号ＩＮ１，ＩＮ２の許容電位変動（△Ｖ
ＩＨ，△ＶＩＬ）が０．３Ｖと小さいため、出力端子Ｔ
ｏ１，Ｔｏ２に入力電位変動に対する許容差の狭い回路
を接続したとき、入力信号ＩＮ１，ＩＮ２の電位変動に
対する動作マージンが狭いという問題点があった。
は、出力信号ＯＵＴ１，ＯＵＴ２間の差電位△Ｖｏを一
定に保つ入力信号ＩＮ１，ＩＮ２の許容電位変動（△Ｖ
ＩＨ，△ＶＩＬ）が０．３Ｖと小さいため、出力端子Ｔ
ｏ１，Ｔｏ２に入力電位変動に対する許容差の狭い回路
を接続したとき、入力信号ＩＮ１，ＩＮ２の電位変動に
対する動作マージンが狭いという問題点があった。
【０００６】本発明の目的は、出力信号間の差電位を一
定に保つことのできる入力信号の許容電位変動、すなわ
ち動作マージンを大きくすることができる差動回路を提
供することにある。
定に保つことのできる入力信号の許容電位変動、すなわ
ち動作マージンを大きくすることができる差動回路を提
供することにある。
【０００７】
【課題を解決するための手段】本発明の差動回路は、ゲ
ートに第１の入力信号を入力しドレインを第１の出力端
子と接続する第１のトランジスタと、ゲートに前記第１
の入力信号と相補のレベル関係をもつ第２の入力信号を
入力しソースを前記第１のトランジスタのソースと接続
しドレインを第２の出力端子と接続する第２のトランジ
スタと、前記第１及び第２のトランジスタのドレインと
第１の電源供給端子との間にそれぞれ対応して接続され
た第１及び第２の負荷素子と、前記第１及び第２のトラ
ンジスタのドレイン間に並列にかつ互いに順方向を逆に
して接続された第１及び第２のダイオードと、前記第１
及び第２のトランジスタのソースと第２の電源供給端子
との間に接続された電流源回路とを有している。
ートに第１の入力信号を入力しドレインを第１の出力端
子と接続する第１のトランジスタと、ゲートに前記第１
の入力信号と相補のレベル関係をもつ第２の入力信号を
入力しソースを前記第１のトランジスタのソースと接続
しドレインを第２の出力端子と接続する第２のトランジ
スタと、前記第１及び第２のトランジスタのドレインと
第１の電源供給端子との間にそれぞれ対応して接続され
た第１及び第２の負荷素子と、前記第１及び第２のトラ
ンジスタのドレイン間に並列にかつ互いに順方向を逆に
して接続された第１及び第２のダイオードと、前記第１
及び第２のトランジスタのソースと第２の電源供給端子
との間に接続された電流源回路とを有している。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１０】この実施例が図４に示された従来の差動回
路と相違する点は、トランジスタＱ１，Ｑ２のドレイン
間に、並列に、かつ順方向が互いに逆方向になるように
、ダイオードＤ１，Ｄ２を接続した点にある。
路と相違する点は、トランジスタＱ１，Ｑ２のドレイン
間に、並列に、かつ順方向が互いに逆方向になるように
、ダイオードＤ１，Ｄ２を接続した点にある。
【００１１】次に、この実施例の動作について説明する
。
。
【００１２】図２はこの実施例の動作を説明するための
ＤＣ特性図である。
ＤＣ特性図である。
【００１３】入力信号ＩＮ１，ＩＮ２は図５と同様に変
化させる。このとき、出力信号ＯＵＴ１，ＯＵＴ２間の
差電位△Ｖｏは、ダイオードＤ１，Ｄ２によりクランプ
されるため、０．６Ｖ以上にはならず、この０．６Ｖ一
定の区間が時間ｔ１からｔ２までと広がる。このときの
時間ｔ１，ｔ２における入力信号ＩＮ１，ＩＮ２の差電
位△ＶＩＨ，△ＶＩＬは０．８Ｖ程度となり、従来例の
０．３Ｖに比べ大幅に大きくなる。すなわち、出力信号
ＯＵＴ１，ＯＵＴ２間の差電位△Ｖｏを一定に保つこと
のできる入力信号ＩＮ１，ＩＮ２の許容電位変動を大き
くすることができ、動作マージンを大きくすることがで
きる。
化させる。このとき、出力信号ＯＵＴ１，ＯＵＴ２間の
差電位△Ｖｏは、ダイオードＤ１，Ｄ２によりクランプ
されるため、０．６Ｖ以上にはならず、この０．６Ｖ一
定の区間が時間ｔ１からｔ２までと広がる。このときの
時間ｔ１，ｔ２における入力信号ＩＮ１，ＩＮ２の差電
位△ＶＩＨ，△ＶＩＬは０．８Ｖ程度となり、従来例の
０．３Ｖに比べ大幅に大きくなる。すなわち、出力信号
ＯＵＴ１，ＯＵＴ２間の差電位△Ｖｏを一定に保つこと
のできる入力信号ＩＮ１，ＩＮ２の許容電位変動を大き
くすることができ、動作マージンを大きくすることがで
きる。
【００１４】図３は本発明の第２の実施例を示す回路図
である。
である。
【００１５】この実施例は、トランジスタＱ１，Ｑ２の
負荷素子を抵抗Ｒ１，Ｒ２で形成し、定電流源回路を抵
抗Ｒ３で形成したものである。この実施例においては、
抵抗Ｒ１〜Ｒ３の値を高抵抗とすることにより、消費電
流を低減することができるという利点がある。なお、こ
の実施例の基本的な動作，特性及び効果は第１の実施例
と同様である。
負荷素子を抵抗Ｒ１，Ｒ２で形成し、定電流源回路を抵
抗Ｒ３で形成したものである。この実施例においては、
抵抗Ｒ１〜Ｒ３の値を高抵抗とすることにより、消費電
流を低減することができるという利点がある。なお、こ
の実施例の基本的な動作，特性及び効果は第１の実施例
と同様である。
【００１６】
【発明の効果】以上説明したように本発明は、第１及び
第２のトランジスタのドレイン間に、並列にかつ順方向
が逆になるように第１及び第２のダイオードを接続する
構成とすることにより、出力信号間の差電位を一定に保
つことのできる入力信号の許容電位変動を大きくするこ
とができ、従って出力端子に入力信号の電位変動に対す
る許容差の狭い回路を接続しても、入力信号の動作マー
ジンを大きくすることができる効果がある。
第２のトランジスタのドレイン間に、並列にかつ順方向
が逆になるように第１及び第２のダイオードを接続する
構成とすることにより、出力信号間の差電位を一定に保
つことのできる入力信号の許容電位変動を大きくするこ
とができ、従って出力端子に入力信号の電位変動に対す
る許容差の狭い回路を接続しても、入力信号の動作マー
ジンを大きくすることができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
ＤＣ特性図である。
ＤＣ特性図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来の差動回路の一例を示す回路図である。
【図５】図４に示された差動回路の動作を説明するため
のＤＣ特性図である。
のＤＣ特性図である。
Ｄ１，Ｄ２ ダイオード
Ｑ１〜Ｑ５ トランジスタ
Ｒ１〜Ｒ３ 抵抗
Claims (3)
- 【請求項１】 ゲートに第１の入力信号を入力しドレ
インを第１の出力端子と接続する第１のトランジスタと
、ゲートに前記第１の入力信号と相補のレベル関係をも
つ第２の入力信号を入力しソースを前記第１のトランジ
スタのソースと接続しドレインを第２の出力端子と接続
する第２のトランジスタと、前記第１及び第２のトラン
ジスタのドレインと第１の電源供給端子との間にそれぞ
れ対応して接続された第１及び第２の負荷素子と、前記
第１及び第２のトランジスタのドレイン間に並列にかつ
互いに順方向を逆にして接続された第１及び第２のダイ
オードと、前記第１及び第２のトランジスタのソースと
第２の電源供給端子との間に接続された電流源回路とを
有することを特徴とする差動回路。 - 【請求項２】 第１及び第２の負荷素子並びに電流源
回路がそれぞれトラジスタで形成された請求項１記載の
差動回路。 - 【請求項３】 第１及び第２の負荷素子並びに電流源
回路がそれぞれ抵抗素子で形成された請求項１記載の差
動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3010442A JPH04245708A (ja) | 1991-01-31 | 1991-01-31 | 差動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3010442A JPH04245708A (ja) | 1991-01-31 | 1991-01-31 | 差動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245708A true JPH04245708A (ja) | 1992-09-02 |
Family
ID=11750271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3010442A Pending JPH04245708A (ja) | 1991-01-31 | 1991-01-31 | 差動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245708A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182207A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 差動増幅回路 |
| JPS616907A (ja) * | 1984-06-21 | 1986-01-13 | Fujitsu Ltd | 差動増幅器 |
-
1991
- 1991-01-31 JP JP3010442A patent/JPH04245708A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182207A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 差動増幅回路 |
| JPS616907A (ja) * | 1984-06-21 | 1986-01-13 | Fujitsu Ltd | 差動増幅器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980310 |