JPH04245809A - 判定帰還型等化器 - Google Patents
判定帰還型等化器Info
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- JPH04245809A JPH04245809A JP2901991A JP2901991A JPH04245809A JP H04245809 A JPH04245809 A JP H04245809A JP 2901991 A JP2901991 A JP 2901991A JP 2901991 A JP2901991 A JP 2901991A JP H04245809 A JPH04245809 A JP H04245809A
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、伝送歪により符号間干
渉が生じた受信信号を等化する判定帰還型等化器に関す
る。ディジタル加入者線伝送システム等のデータ伝送シ
ステムに於いては、受信信号は伝送歪により符号間干渉
を受けたものとなる。このような符号間干渉を等化する
為に、判定帰還型等化器（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄ
ｂａｃｋ Ｅｑｕａｌｉｚｅｒ）が設けられている。こ
の判定帰還型等化器は、トランスバーサルフィルタ部を
含むもので、そのタップ係数をデータ伝送に先立ってト
レーニング信号により収束させるものであり、そのタッ
プ係数の収束を高速化することが要望されている。
渉が生じた受信信号を等化する判定帰還型等化器に関す
る。ディジタル加入者線伝送システム等のデータ伝送シ
ステムに於いては、受信信号は伝送歪により符号間干渉
を受けたものとなる。このような符号間干渉を等化する
為に、判定帰還型等化器（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄ
ｂａｃｋ Ｅｑｕａｌｉｚｅｒ）が設けられている。こ
の判定帰還型等化器は、トランスバーサルフィルタ部を
含むもので、そのタップ係数をデータ伝送に先立ってト
レーニング信号により収束させるものであり、そのタッ
プ係数の収束を高速化することが要望されている。
【０００２】
【従来の技術】図２は従来例の判定帰還型等化器のブロ
ック図であり、１１は判定部、１２は遅延回路、１３は
係数器、１４はタップ係数更新部、１５は加算部、１６
，１７は加算器を示し、ポストカーソルＣ１ｊ〜Ｃｎｊ
の値を用いた場合の構成を示す。時刻ｊに於ける入力信
号Ｘｊ と加算部１５からの擬似符号間干渉信号Ｒｊ
とが加算器１６に加えられ、（Ｘｊ −Ｒｊ ）＝Ｆｊ
の演算により等化信号Ｆｊ が出力されて、判定部１
１と加算器１７とに加えられる。判定部１１に於いては
、等化信号Ｆｊ のレベル判定により受信データが判定
され、判定出力信号ａｊ は図示を省略したデータ処理
部に転送されると共に、遅延回路１２に加えられ、１ビ
ット分の遅延時間Ｔのｎ個の遅延素子により順次遅延さ
れてタップ係数更新部１４と係数器１３とに加えられる
。
ック図であり、１１は判定部、１２は遅延回路、１３は
係数器、１４はタップ係数更新部、１５は加算部、１６
，１７は加算器を示し、ポストカーソルＣ１ｊ〜Ｃｎｊ
の値を用いた場合の構成を示す。時刻ｊに於ける入力信
号Ｘｊ と加算部１５からの擬似符号間干渉信号Ｒｊ
とが加算器１６に加えられ、（Ｘｊ −Ｒｊ ）＝Ｆｊ
の演算により等化信号Ｆｊ が出力されて、判定部１
１と加算器１７とに加えられる。判定部１１に於いては
、等化信号Ｆｊ のレベル判定により受信データが判定
され、判定出力信号ａｊ は図示を省略したデータ処理
部に転送されると共に、遅延回路１２に加えられ、１ビ
ット分の遅延時間Ｔのｎ個の遅延素子により順次遅延さ
れてタップ係数更新部１４と係数器１３とに加えられる
。
【０００３】又加算器１６からの等化信号Ｆｊ と、判
定部１１からの判定出力信号ａｊ とが加算器１７に加
えられ、（ａｊ −Ｆｊ ）＝εｊ の演算出力の誤差
信号εｊ がタップ係数更新部１４に加えられる。タッ
プ係数更新部１４は、誤差信号εｊ が減少するように
、各係数器１３のタップ係数を更新制御し、各係数器１
３の出力信号を加算部１５により加算して、擬似符号間
干渉信号Ｒｊ を出力し、加算器１６に加えることにな
る。
定部１１からの判定出力信号ａｊ とが加算器１７に加
えられ、（ａｊ −Ｆｊ ）＝εｊ の演算出力の誤差
信号εｊ がタップ係数更新部１４に加えられる。タッ
プ係数更新部１４は、誤差信号εｊ が減少するように
、各係数器１３のタップ係数を更新制御し、各係数器１
３の出力信号を加算部１５により加算して、擬似符号間
干渉信号Ｒｊ を出力し、加算器１６に加えることにな
る。
【０００４】図３はディジタル加入者線伝送装置の要部
ブロック図であり、２１は判定帰還型等化器、２２はタ
イミング再生回路、２３はＡＤ変換器（ＡＤＣ）、２４
は判定部、２５はトランスバーサルフィルタ部、２６，
２７は加算器である。タイミング再生回路２２により再
生されたタイミング信号により、受信信号はＡＤ変換器
２３に於いてサンプリングされてディジタル信号に変換
され、判定帰還型等化器２１の入力信号Ｘｊ となる。 この入力信号Ｘｊ は、トランスバーサルフィルタ部２
５からの擬似符号間干渉信号Ｒｊ により符号間干渉成
分が除去された等化信号Ｆｊ となり、判定部２４と加
算器２７とに加えられ、判定部２４の判定出力信号ａｊ
が受信データとなる。
ブロック図であり、２１は判定帰還型等化器、２２はタ
イミング再生回路、２３はＡＤ変換器（ＡＤＣ）、２４
は判定部、２５はトランスバーサルフィルタ部、２６，
２７は加算器である。タイミング再生回路２２により再
生されたタイミング信号により、受信信号はＡＤ変換器
２３に於いてサンプリングされてディジタル信号に変換
され、判定帰還型等化器２１の入力信号Ｘｊ となる。 この入力信号Ｘｊ は、トランスバーサルフィルタ部２
５からの擬似符号間干渉信号Ｒｊ により符号間干渉成
分が除去された等化信号Ｆｊ となり、判定部２４と加
算器２７とに加えられ、判定部２４の判定出力信号ａｊ
が受信データとなる。
【０００５】又トランスバーサルフィルタ部２５は、図
２に示す遅延回路と係数器とタップ係数更新部と加算部
とを含むものであり、判定部２４からの判定出力信号ａ
ｊ 及びこの判定出力信号ａｊ と等化信号Ｆｊ との
差の誤差信号εｊ とが加えられ、タップ係数の更新制
御により擬似符号間干渉信号Ｒｊ が出力される。又ト
ランスバーサルフィルタ部２５のプリカーソルの値Ｃ−
１をタイミング再生回路２２に加えて、ＡＤ変換器２３
に加えるタイミング信号を再生するものである。
２に示す遅延回路と係数器とタップ係数更新部と加算部
とを含むものであり、判定部２４からの判定出力信号ａ
ｊ 及びこの判定出力信号ａｊ と等化信号Ｆｊ との
差の誤差信号εｊ とが加えられ、タップ係数の更新制
御により擬似符号間干渉信号Ｒｊ が出力される。又ト
ランスバーサルフィルタ部２５のプリカーソルの値Ｃ−
１をタイミング再生回路２２に加えて、ＡＤ変換器２３
に加えるタイミング信号を再生するものである。
【０００６】図４は孤立パルスの波形説明図であり、Ｔ
は１ビット周期、Ｃ１ 〜Ｃ５ は符号間干渉を示す。 判定帰還型等化器２１に於いては、タップ係数が入力信
号のポストカーソルＣ１ 〜Ｃ５ と同じ値を持ち、判
定出力信号と畳込み演算を行うことにより、擬似符号間
干渉信号Ｒｊ を出力して入力信号を等化するものであ
り、図２に於いてはこのポストカーソルＣ１ｊ〜Ｃｎｊ
についての構成を示している。その場合のタップ係数更
新アルゴリズムの一例を下記に示す。 Ｃｋ，ｊ＋１ ＝Ｃｋ，ｊ ＋α・ａｊ−ｋ−１
・εｊ−１ …
（１）なお、ｊ＝時刻、ｋ＝−１〜ｎ、α＝タップ修正
係数を示す。又Ｃ０ は入力信号のメインカーソルを表
し、この値を用いて判定部２４でレベル判定を行うこと
になる。 又Ｃ−１は入力信号のプリカーソルを表し、この値が零
となるようにタイミング再生回路２２で位相制御するこ
とにより、タイミング信号を再生するものである。
は１ビット周期、Ｃ１ 〜Ｃ５ は符号間干渉を示す。 判定帰還型等化器２１に於いては、タップ係数が入力信
号のポストカーソルＣ１ 〜Ｃ５ と同じ値を持ち、判
定出力信号と畳込み演算を行うことにより、擬似符号間
干渉信号Ｒｊ を出力して入力信号を等化するものであ
り、図２に於いてはこのポストカーソルＣ１ｊ〜Ｃｎｊ
についての構成を示している。その場合のタップ係数更
新アルゴリズムの一例を下記に示す。 Ｃｋ，ｊ＋１ ＝Ｃｋ，ｊ ＋α・ａｊ−ｋ−１
・εｊ−１ …
（１）なお、ｊ＝時刻、ｋ＝−１〜ｎ、α＝タップ修正
係数を示す。又Ｃ０ は入力信号のメインカーソルを表
し、この値を用いて判定部２４でレベル判定を行うこと
になる。 又Ｃ−１は入力信号のプリカーソルを表し、この値が零
となるようにタイミング再生回路２２で位相制御するこ
とにより、タイミング信号を再生するものである。
【０００７】伝送符号が２Ｂ１Ｑ符号の場合、受信信号
は＋３，＋１，−１，−３の４値となるから、判定部２
４は、 Ｆｊ ≧２・Ｃ０ｊ の時
ａｊ ＝＋３ …（２
） ２・Ｃ０ｊ＞ＦＪ ≧０ の時
ａｊ ＝＋１ …（３）
０＞ＦＪ ≧−２・Ｃ０ｊ の時 ａ
ｊ ＝−１ …（４）
−２・Ｃ０ｊ＞Ｆｊ の時 ａ
ｊ ＝−３ …（５）の判
定出力信号ａｊ を出力することになる。又タイミング
再生回路２２に於いては、プリカーソルＣ−１の値が零
となるように位相制御することになる。即ち、 Ｃ−
１≧０ の時
φ＝φ−Δ …（６）
Ｃ−１＜０ の時
φ＝φ＋Δ …（７）
として、位相φをＣ−１＝０となるように±Δ制御する
ことになる。
は＋３，＋１，−１，−３の４値となるから、判定部２
４は、 Ｆｊ ≧２・Ｃ０ｊ の時
ａｊ ＝＋３ …（２
） ２・Ｃ０ｊ＞ＦＪ ≧０ の時
ａｊ ＝＋１ …（３）
０＞ＦＪ ≧−２・Ｃ０ｊ の時 ａ
ｊ ＝−１ …（４）
−２・Ｃ０ｊ＞Ｆｊ の時 ａ
ｊ ＝−３ …（５）の判
定出力信号ａｊ を出力することになる。又タイミング
再生回路２２に於いては、プリカーソルＣ−１の値が零
となるように位相制御することになる。即ち、 Ｃ−
１≧０ の時
φ＝φ−Δ …（６）
Ｃ−１＜０ の時
φ＝φ＋Δ …（７）
として、位相φをＣ−１＝０となるように±Δ制御する
ことになる。
【０００８】
【発明が解決しようとする課題】判定帰還型等化器は、
前述のように、判定部１１，２４の判定出力信号ａｊ
を基にタップ係数の更新並びに擬似符号間干渉信号Ｒｊ
の発生を行うものであり、受信信号は伝送路長により
減衰量が異なるものとなるから、初期状態に於けるメイ
ンカーソルＣ０ の値は最適値ではないことになり、従
って、判定部１１，２４に於ける判定値も正確ではない
ものとなる。このメインカーソルＣ０ の値を迅速に最
適化する為に、例えば、前述のタップ係数更新アルゴリ
ズムのタップ修正係数αを比較的大きな値とするもので
あるが、この値が最適化されるまでは、他の値Ｃ−１，
Ｃ１ 〜Ｃｎ は不正確となる。その為に、メインカー
ソルＣ０ の値を最適化する時のタイミング再生も不正
確となるから、タップ係数の収束及びサンプリング位相
の収束に長時間を要する欠点があった。本発明は、タッ
プ係数の収束及びサンプリング位相の収束を高速化する
ことを目的とする。
前述のように、判定部１１，２４の判定出力信号ａｊ
を基にタップ係数の更新並びに擬似符号間干渉信号Ｒｊ
の発生を行うものであり、受信信号は伝送路長により
減衰量が異なるものとなるから、初期状態に於けるメイ
ンカーソルＣ０ の値は最適値ではないことになり、従
って、判定部１１，２４に於ける判定値も正確ではない
ものとなる。このメインカーソルＣ０ の値を迅速に最
適化する為に、例えば、前述のタップ係数更新アルゴリ
ズムのタップ修正係数αを比較的大きな値とするもので
あるが、この値が最適化されるまでは、他の値Ｃ−１，
Ｃ１ 〜Ｃｎ は不正確となる。その為に、メインカー
ソルＣ０ の値を最適化する時のタイミング再生も不正
確となるから、タップ係数の収束及びサンプリング位相
の収束に長時間を要する欠点があった。本発明は、タッ
プ係数の収束及びサンプリング位相の収束を高速化する
ことを目的とする。
【０００９】
【課題を解決するための手段】本発明の判定帰還型等化
器は、受信信号と擬似符号間干渉信号との差の等化信号
のレベルを判定して受信データとする判定部１と、この
判定部１の判定出力信号を順次遅延させる遅延回路２と
、この遅延回路２の各タップ出力信号を加える係数器３
と、判定部１からの判定出力信号と等化信号との差の誤
差信号と、遅延回路２の各タップ出力信号とを加えて、
プリカーソルとメインカーソルとポストカーソルとのタ
ップ係数を更新するタップ係数更新部４と、ポストカー
ソル対応の係数器３の出力信号を加算して擬似符号間干
渉信号を出力する加算部５とを備え、タップ係数更新部
４は、初期引込み時にメインカーソルのタップ係数のみ
を更新制御し、プリカーソル及びポストカーソルのタッ
プ係数の更新制御を停止する構成を有するものである。
器は、受信信号と擬似符号間干渉信号との差の等化信号
のレベルを判定して受信データとする判定部１と、この
判定部１の判定出力信号を順次遅延させる遅延回路２と
、この遅延回路２の各タップ出力信号を加える係数器３
と、判定部１からの判定出力信号と等化信号との差の誤
差信号と、遅延回路２の各タップ出力信号とを加えて、
プリカーソルとメインカーソルとポストカーソルとのタ
ップ係数を更新するタップ係数更新部４と、ポストカー
ソル対応の係数器３の出力信号を加算して擬似符号間干
渉信号を出力する加算部５とを備え、タップ係数更新部
４は、初期引込み時にメインカーソルのタップ係数のみ
を更新制御し、プリカーソル及びポストカーソルのタッ
プ係数の更新制御を停止する構成を有するものである。
【００１０】又タップ係数更新部４を、トレーニング開
始によって起動されるタイマの設定時間内に、メインカ
ーソルのタップ係数のみを更新制御し、プリカーソル及
びポストカーソルのタップ係数の更新制御を停止する構
成としたものである。
始によって起動されるタイマの設定時間内に、メインカ
ーソルのタップ係数のみを更新制御し、プリカーソル及
びポストカーソルのタップ係数の更新制御を停止する構
成としたものである。
【００１１】
【作用】初期引込み時に於いては、タップ係数更新部４
は、メインカーソルのタップ係数の更新のみを行って判
定部１の判定出力信号が正確になるようにし、プリカー
ソルとポストカーソルとのタップ係数については初期値
のままとする。従って、プリカーソルの値を用いて再生
されるタイミング信号は初期位相のままとなり、又加算
部５からの符号間干渉信号は初期状態の値となる。そし
て、メインカーソルの収束が或る程度進行することによ
り、判定部１の判定出力信号が比較的正確な値となるか
ら、タップ係数更新部４は、プリカーソルとポストカー
ソルとのタップ係数についても更新制御し、タップ係数
の収束とサンプリング位相の収束とを行うことになる。
は、メインカーソルのタップ係数の更新のみを行って判
定部１の判定出力信号が正確になるようにし、プリカー
ソルとポストカーソルとのタップ係数については初期値
のままとする。従って、プリカーソルの値を用いて再生
されるタイミング信号は初期位相のままとなり、又加算
部５からの符号間干渉信号は初期状態の値となる。そし
て、メインカーソルの収束が或る程度進行することによ
り、判定部１の判定出力信号が比較的正確な値となるか
ら、タップ係数更新部４は、プリカーソルとポストカー
ソルとのタップ係数についても更新制御し、タップ係数
の収束とサンプリング位相の収束とを行うことになる。
【００１２】又タップ係数更新部４は、トレーニング開
始によってタイマが起動され、その設定時間内では、メ
インカーソルのタップ係数のみを更新制御することによ
り、判定部１の判定出力信号が正確になるようにし、タ
イマの設定時間後には、メインカーソルの収束が或る程
度進行することになるから、プリカーソルとポストカー
ソルとのタップ係数の更新制御も行うものである。
始によってタイマが起動され、その設定時間内では、メ
インカーソルのタップ係数のみを更新制御することによ
り、判定部１の判定出力信号が正確になるようにし、タ
イマの設定時間後には、メインカーソルの収束が或る程
度進行することになるから、プリカーソルとポストカー
ソルとのタップ係数の更新制御も行うものである。
【００１３】
【実施例】図１は本発明の実施例のブロック図であり、
１は判定部、２は遅延回路、３は係数器、４はタップ係
数更新部、５は加算部、６，７は加算器、８はタイマ、
９はトレーニング検出部である。又遅延回路２は、１ビ
ット分の遅延時間Ｔを有する（ｎ＋１）個の遅延素子（
Ｔ）２−０〜２−ｎから構成され、判定部１の判定出力
信号ａｊ が順次１ビット周期Ｔ遅延されてタップ出力
信号となり、係数器３とタップ係数更新部４とに加えら
れる。
１は判定部、２は遅延回路、３は係数器、４はタップ係
数更新部、５は加算部、６，７は加算器、８はタイマ、
９はトレーニング検出部である。又遅延回路２は、１ビ
ット分の遅延時間Ｔを有する（ｎ＋１）個の遅延素子（
Ｔ）２−０〜２−ｎから構成され、判定部１の判定出力
信号ａｊ が順次１ビット周期Ｔ遅延されてタップ出力
信号となり、係数器３とタップ係数更新部４とに加えら
れる。
【００１４】加算器６により入力信号Ｘｊ から擬似符
号間干渉信号Ｒｊ を減算して等化信号Ｆｊ が出力さ
れ、判定部１と加算器７とに加えられ、レベル判定によ
り判定部１の判定出力信号ａｊ は加算器７と遅延回路
２とに加えられる。又遅延回路２を介することなく、直
接的に係数器３を介して出力される判定出力信号ａｊ
が、タイミング再生回路（図示せず）にタイミング再生
用信号ｔとして加えられる。又加算器７に於いて等化信
号Ｆｊ と判定信号ａｊ との差の誤差信号εｊが求め
られてタップ係数更新部４に加えられる。このタップ係
数更新部４は、メインカーソルＣ０ｊとプリカーソルＣ
−１ｊ とポストカーソルＣ１ｊ〜Ｃｎｊとのタップ係
数をそれぞれ別個に更新制御できる構成を有するもので
ある。このタップ係数更新アルゴリズムは、 Ｃ−１，Ｊ＋１＝Ｃ−１，ｊ＋α−１・ａｊ ・ε
ｊ−１ （プリカーソル） …（８）
Ｃ０，ｊ＋１ ＝Ｃ０，Ｊ ＋α０ ・ａｊ−１ ・
εｊ−１ （メインカーソル） …（９） Ｃ
ｋ，ｊ＋１ ＝Ｃｋ，Ｊ ＋αｋ ・ａｊ−ｋ−１ ・
εｊ−１ （ポストカーソル） …（１０） と表す
ことができる。
号間干渉信号Ｒｊ を減算して等化信号Ｆｊ が出力さ
れ、判定部１と加算器７とに加えられ、レベル判定によ
り判定部１の判定出力信号ａｊ は加算器７と遅延回路
２とに加えられる。又遅延回路２を介することなく、直
接的に係数器３を介して出力される判定出力信号ａｊ
が、タイミング再生回路（図示せず）にタイミング再生
用信号ｔとして加えられる。又加算器７に於いて等化信
号Ｆｊ と判定信号ａｊ との差の誤差信号εｊが求め
られてタップ係数更新部４に加えられる。このタップ係
数更新部４は、メインカーソルＣ０ｊとプリカーソルＣ
−１ｊ とポストカーソルＣ１ｊ〜Ｃｎｊとのタップ係
数をそれぞれ別個に更新制御できる構成を有するもので
ある。このタップ係数更新アルゴリズムは、 Ｃ−１，Ｊ＋１＝Ｃ−１，ｊ＋α−１・ａｊ ・ε
ｊ−１ （プリカーソル） …（８）
Ｃ０，ｊ＋１ ＝Ｃ０，Ｊ ＋α０ ・ａｊ−１ ・
εｊ−１ （メインカーソル） …（９） Ｃ
ｋ，ｊ＋１ ＝Ｃｋ，Ｊ ＋αｋ ・ａｊ−ｋ−１ ・
εｊ−１ （ポストカーソル） …（１０） と表す
ことができる。
【００１５】通信開始に先立って伝送されるトレーニン
グ信号をトレーニング検出部９に於いて検出すると、タ
イマ８を起動する。このタイマ８の設定時間内に於いて
は、タップ係数更新部４は、メインカーソルのタップ係
数のみを更新し、他のタップ係数の更新制御を停止する
。そして、タイマ８の設定時間が経過すると、メインカ
ーソルの収束が或る程度進行するから、プリカーソルと
ポストカーソルとのタップ係数の更新を開始して、タイ
ミング位相の収束のタップ係数の収束とを行うものであ
る。
グ信号をトレーニング検出部９に於いて検出すると、タ
イマ８を起動する。このタイマ８の設定時間内に於いて
は、タップ係数更新部４は、メインカーソルのタップ係
数のみを更新し、他のタップ係数の更新制御を停止する
。そして、タイマ８の設定時間が経過すると、メインカ
ーソルの収束が或る程度進行するから、プリカーソルと
ポストカーソルとのタップ係数の更新を開始して、タイ
ミング位相の収束のタップ係数の収束とを行うものであ
る。
【００１６】タイマ８の設定時間をＮ１ とすると、前
述のタップ係数更新アルゴリズムに於けるタップ修正係
数α−１，α０ ，αｋ を、例えば、時刻ｊが０≦ｊ
＜Ｎ１ の時、 α−１＝０
…（１１） α０ ＝２−６
…（１２） αｋ
＝０
…（１３）として、メインカーソルのみについてタップ
係数の更新を行い、又時刻ｊがＮ１ ≦ｊ＜Ｎの時、
α−１＝２−６
…（１４） α０ ＝２−１０
…（１５） αｋ ＝
２−１０
…
（１６）として、プリカーソルとポストカーソルとを含
めてタップ係数の更新を行うことができる。なお、初期
状態に於けるプリカーソルのタップ修正係数α−１は、
完全な零でなくても、メインカーソルのタップ修正係数
α０ の２−６に比較して充分に小さい値であれば良い
ことになる。
述のタップ係数更新アルゴリズムに於けるタップ修正係
数α−１，α０ ，αｋ を、例えば、時刻ｊが０≦ｊ
＜Ｎ１ の時、 α−１＝０
…（１１） α０ ＝２−６
…（１２） αｋ
＝０
…（１３）として、メインカーソルのみについてタップ
係数の更新を行い、又時刻ｊがＮ１ ≦ｊ＜Ｎの時、
α−１＝２−６
…（１４） α０ ＝２−１０
…（１５） αｋ ＝
２−１０
…
（１６）として、プリカーソルとポストカーソルとを含
めてタップ係数の更新を行うことができる。なお、初期
状態に於けるプリカーソルのタップ修正係数α−１は、
完全な零でなくても、メインカーソルのタップ修正係数
α０ の２−６に比較して充分に小さい値であれば良い
ことになる。
【００１７】初期引込み時の０≦ｊ＜Ｎ１ の時刻ｊに
於いては、プリカーソルとポストカーソルとのタップ係
数は初期値のままであり、メインカーソルのタップ係数
のみが判定部１から正しい判定出力信号ａｊ が得られ
るように更新制御される。次に、メインカーソルのタッ
プ係数がほぼ最適値となる時間Ｎ１ の経過により、時
刻ｊがＮ１ ≦ｊ＜Ｎとなると、プリカーソルとメイン
カーソルとポストカーソルとのタップ係数の更新制御が
行われ、その時点では、判定出力信号ａｊ は比較的正
確な値となるから、タップ係数の収束を迅速に行わせる
ことができる。又それに伴ってタイミング位相の収束を
迅速に行わせることができる。又タイマ８の代わりに、
トレーニング信号に対応した判定出力信号ａｊ が得ら
れたことを検出する構成を用いて、プリカーソルとポス
トカーソルとのタップ係数の更新制御を開始させること
もできる。
於いては、プリカーソルとポストカーソルとのタップ係
数は初期値のままであり、メインカーソルのタップ係数
のみが判定部１から正しい判定出力信号ａｊ が得られ
るように更新制御される。次に、メインカーソルのタッ
プ係数がほぼ最適値となる時間Ｎ１ の経過により、時
刻ｊがＮ１ ≦ｊ＜Ｎとなると、プリカーソルとメイン
カーソルとポストカーソルとのタップ係数の更新制御が
行われ、その時点では、判定出力信号ａｊ は比較的正
確な値となるから、タップ係数の収束を迅速に行わせる
ことができる。又それに伴ってタイミング位相の収束を
迅速に行わせることができる。又タイマ８の代わりに、
トレーニング信号に対応した判定出力信号ａｊ が得ら
れたことを検出する構成を用いて、プリカーソルとポス
トカーソルとのタップ係数の更新制御を開始させること
もできる。
【００１８】
【発明の効果】以上説明したように、本発明は、プリカ
ーソルとメインカーソルとポストカーソルとのタップ係
数を更新するタップ係数更新部４に於いて、初期引込み
時にメインカーソルのタップ係数のみ更新制御すること
により、判定部１から正しい判定出力信号が得られるよ
うにし、次にプリカーソルとポストカーソルとのタップ
係数を更新制御して、タップ係数の収束並びにタイミン
グ位相の収束を行うものであり、不確定要素の多い引込
み初期のタイミング位相の制御及び擬似符号間干渉信号
の形成等の為の制御を停止することにより、或る程度の
正確さで判定出力信号を得ることができ、次にその判定
出力信号を用いてプリカーソルとポストカーソルとのタ
ップ係数の更新制御を行うことになるから、全体の収束
速度を向上することができる利点がある。
ーソルとメインカーソルとポストカーソルとのタップ係
数を更新するタップ係数更新部４に於いて、初期引込み
時にメインカーソルのタップ係数のみ更新制御すること
により、判定部１から正しい判定出力信号が得られるよ
うにし、次にプリカーソルとポストカーソルとのタップ
係数を更新制御して、タップ係数の収束並びにタイミン
グ位相の収束を行うものであり、不確定要素の多い引込
み初期のタイミング位相の制御及び擬似符号間干渉信号
の形成等の為の制御を停止することにより、或る程度の
正確さで判定出力信号を得ることができ、次にその判定
出力信号を用いてプリカーソルとポストカーソルとのタ
ップ係数の更新制御を行うことになるから、全体の収束
速度を向上することができる利点がある。
【図１】本発明の実施例のブロック図である。
【図２】従来例の判定帰還型等化器のブロック図である
。
。
【図３】ディジタル加入者線伝送装置の要部ブロック図
である。
である。
【図４】孤立パルスの波形説明図である。
１ 判定部
２ 遅延回路
３ 係数器
４ タップ係数更新部
５ 加算部
Ｘｊ 入力信号
Ｒｊ 擬似符号間干渉信号
Ｆｊ 等化信号
ａｊ 判定出力信号
εｊ 誤差信号
Claims (2)
- 【請求項１】 受信信号と擬似符号間干渉信号との差
の等化信号を判定する判定部（１）と、該判定部（１）
の判定出力信号を順次遅延させる遅延回路（２）と、該
遅延回路（２）の各タップ出力信号を加える係数器（３
）と、前記判定出力信号と前記等化信号との差の誤差信
号と、前記遅延回路（２）の各タップ出力信号とを加え
て、プリカーソルとメインカーソルとポストカーソルと
のタップ係数を更新するタップ係数更新部（４）と、前
記ポストカーソル対応の係数器（３）の出力信号を加算
して前記擬似符号間干渉信号を出力する加算部（５）と
を備え、前記タップ係数更新部（４）は、初期引込み時
に前記メインカーソルのタップ係数のみを更新制御し、
前記プリカーソル及びポストカーソルのタップ係数の更
新制御を停止する構成を有することを特徴とする判定帰
還型等化器。 - 【請求項２】 前記タップ係数更新部（４）は、トレ
ーニング開始によって起動されるタイマの設定時間内に
、前記メインカーソルのタップ係数のみを更新制御し、
前記プリカーソル及びポストカーソルのタップ係数の更
新制御を停止する構成を有することを特徴とする請求項
１の判定帰還型等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2901991A JPH04245809A (ja) | 1991-01-31 | 1991-01-31 | 判定帰還型等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2901991A JPH04245809A (ja) | 1991-01-31 | 1991-01-31 | 判定帰還型等化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245809A true JPH04245809A (ja) | 1992-09-02 |
Family
ID=12264702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2901991A Pending JPH04245809A (ja) | 1991-01-31 | 1991-01-31 | 判定帰還型等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245809A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5638409A (en) * | 1994-03-25 | 1997-06-10 | Fujitsu Limited | Data receiving device for reproducing a received symbol from a received data signal |
| JP2016163117A (ja) * | 2015-02-27 | 2016-09-05 | 株式会社デンソー | 信号歪み補償回路 |
-
1991
- 1991-01-31 JP JP2901991A patent/JPH04245809A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5638409A (en) * | 1994-03-25 | 1997-06-10 | Fujitsu Limited | Data receiving device for reproducing a received symbol from a received data signal |
| JP2016163117A (ja) * | 2015-02-27 | 2016-09-05 | 株式会社デンソー | 信号歪み補償回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001024 |