JPH04247705A - 電圧比較集積回路装置 - Google Patents
電圧比較集積回路装置Info
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- JPH04247705A JPH04247705A JP3013231A JP1323191A JPH04247705A JP H04247705 A JPH04247705 A JP H04247705A JP 3013231 A JP3013231 A JP 3013231A JP 1323191 A JP1323191 A JP 1323191A JP H04247705 A JPH04247705 A JP H04247705A
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- switch
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- 239000003990 capacitor Substances 0.000 claims description 19
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、差動増幅器を用いて電
圧比較を行なう電圧比較集積回路装置に関する。
圧比較を行なう電圧比較集積回路装置に関する。
【０００２】
【従来の技術】従来の差動増幅器を用いた電圧比較を行
なう電圧比較集積回路装置は、その差動増幅器のオフセ
ット電圧を補償するために、回路構成を所謂「ＤＣリス
トアラ」形式にしている。
なう電圧比較集積回路装置は、その差動増幅器のオフセ
ット電圧を補償するために、回路構成を所謂「ＤＣリス
トアラ」形式にしている。
【０００３】第１図，第２図はその従来の電圧比較集積
回路装置の構成を示す。これらの図面に従って従来の電
圧比較集積回路装置の動作を説明する。
回路装置の構成を示す。これらの図面に従って従来の電
圧比較集積回路装置の動作を説明する。
【０００４】このようなＤＣリストアラにおいては、第
３図に示すように互いに逆相の関係にある２つのクロッ
ク信号ＣＬ，ＣＬ／（「／」は反転信号を意味する）を
「待機期間」と「動作期間」とを規定する信号として入
力する。第１図は前記待機期間状態を、第２図は動作期
間状態を表わす。第１図，第２図の回路は、１つの差動
増幅器ＤＩＦと、ＤＩＦのオフセット電圧を補償するた
めのスイツチ素子（Ｓと表記）等からなる補償回路とか
らなる。この補償回路は、ＤＩＦの非反転入力と反転入
力とを短絡するスイツチＳ２ と、オフセット出力を記
憶するキャパシタＣ１ ，Ｃ２ と、記憶動作時にオフ
セット電流を制御するスイツチＳ３ ，Ｓ４ 等を有す
る。また、このＤＩＦは非反転入力端子に、動作期間に
のみ入力信号を入力するためのスイツチＳ１ も有する
。
３図に示すように互いに逆相の関係にある２つのクロッ
ク信号ＣＬ，ＣＬ／（「／」は反転信号を意味する）を
「待機期間」と「動作期間」とを規定する信号として入
力する。第１図は前記待機期間状態を、第２図は動作期
間状態を表わす。第１図，第２図の回路は、１つの差動
増幅器ＤＩＦと、ＤＩＦのオフセット電圧を補償するた
めのスイツチ素子（Ｓと表記）等からなる補償回路とか
らなる。この補償回路は、ＤＩＦの非反転入力と反転入
力とを短絡するスイツチＳ２ と、オフセット出力を記
憶するキャパシタＣ１ ，Ｃ２ と、記憶動作時にオフ
セット電流を制御するスイツチＳ３ ，Ｓ４ 等を有す
る。また、このＤＩＦは非反転入力端子に、動作期間に
のみ入力信号を入力するためのスイツチＳ１ も有する
。
【０００５】これらのスイツチＳ１ 乃至Ｓ４ の開閉
動作について説明する。スイツチＳ１ は、第３図のク
ロック信号ＣＬがハイレベル（ＣＬ／がローレベル）の
ときにゲートが開くようになっており、スイツチＳ２
乃至Ｓ４ はクロック信号ＣＬがローレベル（ＣＬ／が
ハイレベル）のときにゲートが開くようになっている。 当然のことであるが、ＣＬがローレベルのときはスイツ
チＳ１ は閉じている。第１図は待機期間におけるスイ
ツチの開閉状態を、第２図は動作期間におけるそれを示
している。
動作について説明する。スイツチＳ１ は、第３図のク
ロック信号ＣＬがハイレベル（ＣＬ／がローレベル）の
ときにゲートが開くようになっており、スイツチＳ２
乃至Ｓ４ はクロック信号ＣＬがローレベル（ＣＬ／が
ハイレベル）のときにゲートが開くようになっている。 当然のことであるが、ＣＬがローレベルのときはスイツ
チＳ１ は閉じている。第１図は待機期間におけるスイ
ツチの開閉状態を、第２図は動作期間におけるそれを示
している。
【０００６】信号ＣＬがハイレベル（信号ＣＬ／がロー
レベル）である待機期間においては、スイツチＳ２ ，
Ｓ３ ，Ｓ４ が閉じて、スイツチＳ１ は開いている
から、増幅器ＤＩＦの非反転入力端子及び反転入力端子
には共に基準電圧ＶＲ１が入力される。従って、ＤＩＦ
の２つの出力端子にはオフセット電圧（ＶＯＦＦ ）が
発生し、このオフセット電圧はキャパシタＣ１ ，Ｃ２
の夫々の一方の極に印加される。一方、キャパシタＣ
１ ，Ｃ２ の他方の端子には、スイツチＳ３ ，Ｓ４
が閉じているために、基準電圧ＶＲ２が印加されてお
り、従って、キャパシタＣ１ ，Ｃ２ には、電位差Ｖ
Ｒ２−ＶＯＦＦ に相当する電荷がチャージされる。即
ち、ＤＩＦのオフセット電圧がキャパシタＣ１ ，Ｃ２
に記憶される。
レベル）である待機期間においては、スイツチＳ２ ，
Ｓ３ ，Ｓ４ が閉じて、スイツチＳ１ は開いている
から、増幅器ＤＩＦの非反転入力端子及び反転入力端子
には共に基準電圧ＶＲ１が入力される。従って、ＤＩＦ
の２つの出力端子にはオフセット電圧（ＶＯＦＦ ）が
発生し、このオフセット電圧はキャパシタＣ１ ，Ｃ２
の夫々の一方の極に印加される。一方、キャパシタＣ
１ ，Ｃ２ の他方の端子には、スイツチＳ３ ，Ｓ４
が閉じているために、基準電圧ＶＲ２が印加されてお
り、従って、キャパシタＣ１ ，Ｃ２ には、電位差Ｖ
Ｒ２−ＶＯＦＦ に相当する電荷がチャージされる。即
ち、ＤＩＦのオフセット電圧がキャパシタＣ１ ，Ｃ２
に記憶される。
【０００７】信号ＣＬがローレベル（信号ＣＬ／がハイ
レベル）となる動作期間においては、スイツチＳ２ ，
Ｓ３ ，Ｓ４ は開き、スイツチＳ１ は閉じるから、
増幅器ＤＩＦの出力端子には、 Ｇ（Ｖｉｎ−ＶＲ１）＋ＶＯＦＦ （ここで、Ｇはゲイン）が現われるものの、キャパシタ
Ｃ１ ，Ｃ２ のチャージにより、ＶＯＦＦ はキヤン
セルされることになる。
レベル）となる動作期間においては、スイツチＳ２ ，
Ｓ３ ，Ｓ４ は開き、スイツチＳ１ は閉じるから、
増幅器ＤＩＦの出力端子には、 Ｇ（Ｖｉｎ−ＶＲ１）＋ＶＯＦＦ （ここで、Ｇはゲイン）が現われるものの、キャパシタ
Ｃ１ ，Ｃ２ のチャージにより、ＶＯＦＦ はキヤン
セルされることになる。
【０００８】
【発明が解決しようとしている課題】このような従来の
電圧比較回路においては、待機期間と動作期間とを、制
御信号をスイツチ素子に入力することにより発生せし、
待機期間中にオフセット電圧を記憶し、動作期間中に、
この記憶したオフセット値を効かすというものである。 しかしながら、これらの待機期間と動作期間とを発生せ
しめるために、スイツチが動作することとなり、このス
イツチのオン／オフ動作によるコモンモードのノイズの
発生が危倶される。
電圧比較回路においては、待機期間と動作期間とを、制
御信号をスイツチ素子に入力することにより発生せし、
待機期間中にオフセット電圧を記憶し、動作期間中に、
この記憶したオフセット値を効かすというものである。 しかしながら、これらの待機期間と動作期間とを発生せ
しめるために、スイツチが動作することとなり、このス
イツチのオン／オフ動作によるコモンモードのノイズの
発生が危倶される。
【０００９】特に増幅器ＤＩＦは差動構造になっている
ために、ノイズがコモンモードで入力される分には、原
理的には、そのノイズが問題となることはない。しかし
ながら、第１図，第２図をみても分るように、スイツチ
Ｓ１ は、２つの入力端子のうちの非反転入力端子のラ
インにのみ入力されている。即ち、信号源インピーダン
スと基準電源インピーダンスが一般的に異なるので、ス
イツチＳ１ ，Ｓ２ によって引き起こされる雑音電圧
が差動増幅器の２つの入力に対称に入力されない。この
非対称性がそのまま雑音となって電圧比較の分解能を低
下させるのである。
ために、ノイズがコモンモードで入力される分には、原
理的には、そのノイズが問題となることはない。しかし
ながら、第１図，第２図をみても分るように、スイツチ
Ｓ１ は、２つの入力端子のうちの非反転入力端子のラ
インにのみ入力されている。即ち、信号源インピーダン
スと基準電源インピーダンスが一般的に異なるので、ス
イツチＳ１ ，Ｓ２ によって引き起こされる雑音電圧
が差動増幅器の２つの入力に対称に入力されない。この
非対称性がそのまま雑音となって電圧比較の分解能を低
下させるのである。
【００１０】また更に、上記従来の回路構成は次のよう
な問題をはらんでいる。即ち、電圧比較という応用分野
では、基準電圧（ＶＲ１）の範囲を大きくとることがで
きれば、それだけ入力ダイナミックレンジが拡がる。し
かしながら、この従来回路では、ＶＲ１が直接入力され
ているために、前記ダイナミックレンジは差動増幅器の
同相入力ダイナミックレンジにより決まってしまうので
ある。
な問題をはらんでいる。即ち、電圧比較という応用分野
では、基準電圧（ＶＲ１）の範囲を大きくとることがで
きれば、それだけ入力ダイナミックレンジが拡がる。し
かしながら、この従来回路では、ＶＲ１が直接入力され
ているために、前記ダイナミックレンジは差動増幅器の
同相入力ダイナミックレンジにより決まってしまうので
ある。
【００１１】そこで本発明の目的は、上記従来技術の問
題点を除去するために提案されたものであり、分解能の
高い電圧比較集積回路装置を提案するものである。
題点を除去するために提案されたものであり、分解能の
高い電圧比較集積回路装置を提案するものである。
【００１２】更に本発明の他の目的は、同相入力ダイナ
ミックレンジが大きくとれる電圧比較集積回路装置を提
案するものである。
ミックレンジが大きくとれる電圧比較集積回路装置を提
案するものである。
【００１３】
【課題を解決するための手段】上記課題を達成するため
の本発明の構成は、差動増幅器と、この差動増幅器のオ
フセット電圧をキヤンセルするためのオフセット電圧の
サンプルホールド回路とを具備した電圧比較集積回路装
置において、前記差動増幅器の２つの入力の夫々に設け
られた２組のスイツチグループであって、前記差動増幅
器の２つの入力の夫々に対して同電位の第１の基準電圧
を導く第１と第２のスイツチからなる第１スイツチグル
ープと、前記差動増幅器の２つの入力の夫々に対して比
較対称の入力電圧と第２の基準電圧とを導く第３と第４
のスイツチからなる第２スイツチグループとを具備し、
前記２組のスイツチグループは互いに背反のタイミング
で開閉することを特徴とする。
の本発明の構成は、差動増幅器と、この差動増幅器のオ
フセット電圧をキヤンセルするためのオフセット電圧の
サンプルホールド回路とを具備した電圧比較集積回路装
置において、前記差動増幅器の２つの入力の夫々に設け
られた２組のスイツチグループであって、前記差動増幅
器の２つの入力の夫々に対して同電位の第１の基準電圧
を導く第１と第２のスイツチからなる第１スイツチグル
ープと、前記差動増幅器の２つの入力の夫々に対して比
較対称の入力電圧と第２の基準電圧とを導く第３と第４
のスイツチからなる第２スイツチグループとを具備し、
前記２組のスイツチグループは互いに背反のタイミング
で開閉することを特徴とする。
【００１４】上記２つのグループのスイツチは、入力に
ついて対称に設定されているので、スイツチから発生す
るノイズは差動増幅器の各々の入力については同一とな
る。
ついて対称に設定されているので、スイツチから発生す
るノイズは差動増幅器の各々の入力については同一とな
る。
【００１５】本発明の更に他の構成は、上記構成に加え
て、前記スイツチグループの各々の後段に、前記差動増
幅器の２つの入力の夫々をキャパシタ結合するための夫
々のキャパシタと前記差動増幅器の各々の入力端子に第
３の基準電位を供給する第５，第６のスイツチにより開
閉可能な基準電圧回路とを更に具備し、上記第５，第６
のスイツチは、前記第１のスイツチグループのスイツチ
と同タイミングで開閉することを特徴とする。
て、前記スイツチグループの各々の後段に、前記差動増
幅器の２つの入力の夫々をキャパシタ結合するための夫
々のキャパシタと前記差動増幅器の各々の入力端子に第
３の基準電位を供給する第５，第６のスイツチにより開
閉可能な基準電圧回路とを更に具備し、上記第５，第６
のスイツチは、前記第１のスイツチグループのスイツチ
と同タイミングで開閉することを特徴とする。
【００１６】即ち、上記キャパシタには、前記第１の基
準電位と第３の基準電位の差分が充電される。
準電位と第３の基準電位の差分が充電される。
【００１７】
【実施例】以下、添付図面を参照して本発明を適用した
好適な実施例を２つ（第１，第２実施例）挙げて説明す
る。第１実施例（第４図，第５図）は分解能の向上を目
ざしたものであり、第２実施例（第６図，第７図）は第
１実施例を発展させて、同相入力ダイナミックレンジを
改善したものである。
好適な実施例を２つ（第１，第２実施例）挙げて説明す
る。第１実施例（第４図，第５図）は分解能の向上を目
ざしたものであり、第２実施例（第６図，第７図）は第
１実施例を発展させて、同相入力ダイナミックレンジを
改善したものである。
【００１８】また、これらの実施例においては、第１図
の従来例と同じ構成要素であるものについては同一参照
記号を付してある。
の従来例と同じ構成要素であるものについては同一参照
記号を付してある。
【００１９】第１実施例について、第４図は待機期間に
おけるスイツチ動作を、第５図は動作期間におけるそれ
を示している。即ち、ＤＩＦの非反転入力端子には、ス
イツチＳ５ を介してのＶｉｎとスイツチＳ６ を介し
てのＶＲ１とが入力され、また反転入力端子には、スイ
ツチＳ７ を介してのＶＲ１とスイツチＳ８ を介して
のＶＲ１とが入力される。信号ＣＬがハイレベルとなる
待機期間にはスイツチＳ６ ，Ｓ８ ，Ｓ３ ，Ｓ４
が閉じ（第４図）、信号ＣＬ／がハイレベルとなる動作
期間にはスイツチＳ５ ，Ｓ７ が閉じる（第５図）。 即ち、待機期間においても、動作期間においても、各入
力端子に信号が入力される際にその信号が通るスイツチ
の数は同じである。従って、それらのスイツチのインピ
ーダンスを同じに設定すれば、スイツチにより誘起され
る雑音電圧は２つの入力端子に対称に入力されるので分
解能が損なわれることはない。
おけるスイツチ動作を、第５図は動作期間におけるそれ
を示している。即ち、ＤＩＦの非反転入力端子には、ス
イツチＳ５ を介してのＶｉｎとスイツチＳ６ を介し
てのＶＲ１とが入力され、また反転入力端子には、スイ
ツチＳ７ を介してのＶＲ１とスイツチＳ８ を介して
のＶＲ１とが入力される。信号ＣＬがハイレベルとなる
待機期間にはスイツチＳ６ ，Ｓ８ ，Ｓ３ ，Ｓ４
が閉じ（第４図）、信号ＣＬ／がハイレベルとなる動作
期間にはスイツチＳ５ ，Ｓ７ が閉じる（第５図）。 即ち、待機期間においても、動作期間においても、各入
力端子に信号が入力される際にその信号が通るスイツチ
の数は同じである。従って、それらのスイツチのインピ
ーダンスを同じに設定すれば、スイツチにより誘起され
る雑音電圧は２つの入力端子に対称に入力されるので分
解能が損なわれることはない。
【００２０】次に、第６図，第７図を用いて第２実施例
を説明する。この第２実施例は、第１実施例の回路に対
して更に、キャパシタＣ３ ，Ｃ４ とスイツチＳ９
，Ｓ１０を付加したものである。即ち、キャパシタＣ３
，Ｃ４ は夫々、ＤＩＦの入力ラインにＡＣ結合とな
るように設けられ、スイツチＳ９ ，Ｓ１０は夫々、Ｄ
ＩＦの入力端子に基準電圧ＶＲ２を与える。スイツチＳ
９ ，Ｓ１０はクロック信号ＣＬにより制御され、待機
期間に閉じるようになっている。
を説明する。この第２実施例は、第１実施例の回路に対
して更に、キャパシタＣ３ ，Ｃ４ とスイツチＳ９
，Ｓ１０を付加したものである。即ち、キャパシタＣ３
，Ｃ４ は夫々、ＤＩＦの入力ラインにＡＣ結合とな
るように設けられ、スイツチＳ９ ，Ｓ１０は夫々、Ｄ
ＩＦの入力端子に基準電圧ＶＲ２を与える。スイツチＳ
９ ，Ｓ１０はクロック信号ＣＬにより制御され、待機
期間に閉じるようになっている。
【００２１】従って、この第２実施例においては、待機
期間中は、スイツチＳ９ ，Ｓ１０が閉じられることに
よりＤＩＦの入力には同電位（ＶＲ２）が入力されるの
で、ＤＩＦはオフセット電圧を出力し、その結果、キャ
パシタＣ１ ，Ｃ２ にそのオフセット電圧が記憶され
る。また、スイツチＳ６ ，Ｓ８ が閉じることにより
、キャパシタＣ３ ，Ｃ４ は、夫々、 ＶＲ１−ＶＲ２ をチャージする。
期間中は、スイツチＳ９ ，Ｓ１０が閉じられることに
よりＤＩＦの入力には同電位（ＶＲ２）が入力されるの
で、ＤＩＦはオフセット電圧を出力し、その結果、キャ
パシタＣ１ ，Ｃ２ にそのオフセット電圧が記憶され
る。また、スイツチＳ６ ，Ｓ８ が閉じることにより
、キャパシタＣ３ ，Ｃ４ は、夫々、 ＶＲ１−ＶＲ２ をチャージする。
【００２２】待機モードから動作モードに移った時の回
路動作について説明する。このときは、キャパシタＣ３
，Ｃ４ の機能は前述のものと同じである。スイツチ
Ｓ６ ，Ｓ８ が開きスイツチＳ５ ，Ｓ７ が閉じる
とことにより、ＤＩＦの非反転入力端子には、 Ｖｉｎ＋ＶＲ２−ＶＲ１ が入力され、反転入力端子には、 ＶＲ１＋ＶＲ２−ＶＲ１ が入力される。換言すれば、入力信号Ｖｉｎは電圧をベ
ースにした信号に変換されてＤＩＦに入力される。従っ
て、等価的に同相入力ダイナミックレンジが拡大したこ
とになる。そして入力信号Ｖｉｎのダイナミックレンジ
はキャパシタＣ３ ，Ｃ４ の耐圧（この耐圧は差動増
幅器のダイナミックレンジより遥かに大きい）にのみ制
限されるので、従来の比較回路がＤＩＦの同相入力ダイ
ナミックレンジ自体に制限されるのに比して、数段向上
している。
路動作について説明する。このときは、キャパシタＣ３
，Ｃ４ の機能は前述のものと同じである。スイツチ
Ｓ６ ，Ｓ８ が開きスイツチＳ５ ，Ｓ７ が閉じる
とことにより、ＤＩＦの非反転入力端子には、 Ｖｉｎ＋ＶＲ２−ＶＲ１ が入力され、反転入力端子には、 ＶＲ１＋ＶＲ２−ＶＲ１ が入力される。換言すれば、入力信号Ｖｉｎは電圧をベ
ースにした信号に変換されてＤＩＦに入力される。従っ
て、等価的に同相入力ダイナミックレンジが拡大したこ
とになる。そして入力信号Ｖｉｎのダイナミックレンジ
はキャパシタＣ３ ，Ｃ４ の耐圧（この耐圧は差動増
幅器のダイナミックレンジより遥かに大きい）にのみ制
限されるので、従来の比較回路がＤＩＦの同相入力ダイ
ナミックレンジ自体に制限されるのに比して、数段向上
している。
【００２３】本発明はその主旨を逸脱しない反転入力端
子で種々変形が可能である。
子で種々変形が可能である。
【００２４】例えば、第４図，第５図の第１実施例にお
いて、待機期間中に、ＤＩＦの２つの入力に端子に入力
される基準電圧はＶｉｎの比較用のＶＲ１とされていた
が、別個の電圧でもよい。
いて、待機期間中に、ＤＩＦの２つの入力に端子に入力
される基準電圧はＶｉｎの比較用のＶＲ１とされていた
が、別個の電圧でもよい。
【００２５】また同じ理由で、第２実施例においては、
スイツチＳ９ ，Ｓ１０の基準電位ＶＲ２はＶＲ１と同
じでも差し支えない。
スイツチＳ９ ，Ｓ１０の基準電位ＶＲ２はＶＲ１と同
じでも差し支えない。
【００２６】スイツチは色々な回路構成が考えられる。
第８図は、信号ＣＬがハイレベルでＣＬ／がローレベル
のとき（待機期間）に閉じるスイツチの回路例であり、
第９図は信号ＣＬ／ハイレベルでＣＬがローレベルのと
き（動作期間）に閉じるスイツチの回路例である。
のとき（待機期間）に閉じるスイツチの回路例であり、
第９図は信号ＣＬ／ハイレベルでＣＬがローレベルのと
き（動作期間）に閉じるスイツチの回路例である。
【００２７】また、第１０図はＤＩＦの回路例である。
【００２８】これらのスイツチやＤＩＦはＭＯＳトラン
ジスタで構成することができる。
ジスタで構成することができる。
【００２９】
【発明の効果】以上説明したように、本発明の電圧比較
集積回路装置の構成は、差動増幅器と、この差動増幅器
のオフセット電圧をキヤンセルするためのオフセット電
圧のサンプルホールド回路とを具備した電圧比較集積回
路装置において、前記差動増幅器の２つの入力の夫々に
設けられた２組のスイツチグループであって、前記差動
増幅器の２つの入力の夫々に対して同電位の第１の基準
電圧を導く第１と第２のスイツチからなる第１スイツチ
グループと、前記差動増幅器の２つの入力の夫々に対し
て比較対称の入力電圧と第２の基準電圧とを導く第３と
第４のスイツチからなる第２スイツチグループとを具備
し、前記２組のスイツチグループは互いに背反のタイミ
ングで開閉することを特徴とする。
集積回路装置の構成は、差動増幅器と、この差動増幅器
のオフセット電圧をキヤンセルするためのオフセット電
圧のサンプルホールド回路とを具備した電圧比較集積回
路装置において、前記差動増幅器の２つの入力の夫々に
設けられた２組のスイツチグループであって、前記差動
増幅器の２つの入力の夫々に対して同電位の第１の基準
電圧を導く第１と第２のスイツチからなる第１スイツチ
グループと、前記差動増幅器の２つの入力の夫々に対し
て比較対称の入力電圧と第２の基準電圧とを導く第３と
第４のスイツチからなる第２スイツチグループとを具備
し、前記２組のスイツチグループは互いに背反のタイミ
ングで開閉することを特徴とする。
【００３０】従って、上記２つのグループのスイツチは
、入力について対称に設定されているので、スイツチか
ら発生するノイズは差動増幅器の各々の入力については
同一となるので、回路全体での分解能は高まる。
、入力について対称に設定されているので、スイツチか
ら発生するノイズは差動増幅器の各々の入力については
同一となるので、回路全体での分解能は高まる。
【００３１】本発明の更に他の構成は、上記構成に加え
て、前記スイツチグループの各々の後段に、前記差動増
幅器の２つの入力の夫々をキャパシタ結合するための夫
々のキャパシタと前記差動増幅器の各々の入力端子に第
３の基準電位を供給する第５，第６のスイツチにより開
閉可能な基準電圧回路とを更に具備し、上記第５，第６
のスイツチは、前記第１のスイツチグループのスイツチ
と同タイミングで開閉することを特徴とする。
て、前記スイツチグループの各々の後段に、前記差動増
幅器の２つの入力の夫々をキャパシタ結合するための夫
々のキャパシタと前記差動増幅器の各々の入力端子に第
３の基準電位を供給する第５，第６のスイツチにより開
閉可能な基準電圧回路とを更に具備し、上記第５，第６
のスイツチは、前記第１のスイツチグループのスイツチ
と同タイミングで開閉することを特徴とする。
【００３２】即ち、上記キャパシタには、前記第１の基
準電位と第３の基準電位の差分が充電されるので、回路
全体の同相入力ダイナミックレンジはキャパシタの特性
に依存するようになり、この特性は差動増幅器のダイナ
ミックレンジよりも大きい。。
準電位と第３の基準電位の差分が充電されるので、回路
全体の同相入力ダイナミックレンジはキャパシタの特性
に依存するようになり、この特性は差動増幅器のダイナ
ミックレンジよりも大きい。。
【図１】従来の回路の動作を説明する図。
【図２】従来の回路の動作を説明する図。
【図３】ＤＣリストアラのタイミング制御に使われるク
ロック信号のタイミングチヤート。
ロック信号のタイミングチヤート。
【図４】第１実施例の回路動作を説明する図。
【図５】第１実施例の回路動作を説明する図。
【図６】第２実施例の回路動作を説明する図。
【図７】第２実施例の回路動作を説明する図。
【図８】待機期間に閉じるスイツチの回路例を示す図。
【図９】動作期間に閉じるスイツチの回路例を示す図。
【図１０】増幅器ＤＩＦの回路例を示す図。
ＤＩＦ…差動増幅器
Ｓ…スイツチ
Ｃ…キャパシタ
Claims (3)
- 【請求項１】差動増幅器と、この差動増幅器のオフセッ
ト電圧をキヤンセルするためのオフセット電圧のサンプ
ルホールド回路とを具備した電圧比較集積回路装置にお
いて、前記差動増幅器の２つの入力の夫々に設けられた
２組のスイツチグループであって、前記差動増幅器の２
つの入力の夫々に対して同電位の第１の基準電圧を導く
第１と第２のスイツチからなる第１スイツチグループと
、前記差動増幅器の２つの入力の夫々に対して比較対称
の入力電圧と第２の基準電圧とを導く第３と第４のスイ
ツチからなる第２スイツチグループとを具備し、前記２
組のスイツチグループは互いに背反のタイミングで開閉
することを特徴とする電圧比較集積回路装置。 - 【請求項２】前記スイツチグループの各々の後段に、前
記差動増幅器の２つの入力の夫々をキャパシタ結合する
ための夫々のキャパシタと前記差動増幅器の各々の入力
端子に第３の基準電位を供給する第５，第６のスイツチ
により開閉可能な基準電圧回路とを更に具備し、上記第
５，第６のスイツチは、前記第１のスイツチグループの
スイツチと同タイミングで開閉することを特徴とする請
求項の第１項に記載の電圧比較集積回路装置。 - 【請求項３】前記第１と第２の基準電圧は等しいことを
特徴とする請求項の第１項に記載の電圧比較集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013231A JPH04247705A (ja) | 1991-02-04 | 1991-02-04 | 電圧比較集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013231A JPH04247705A (ja) | 1991-02-04 | 1991-02-04 | 電圧比較集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04247705A true JPH04247705A (ja) | 1992-09-03 |
Family
ID=11827414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013231A Pending JPH04247705A (ja) | 1991-02-04 | 1991-02-04 | 電圧比較集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04247705A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011061726A (ja) * | 2009-09-14 | 2011-03-24 | Toshiba Corp | 半導体集積回路 |
| JP2012095349A (ja) * | 2004-02-23 | 2012-05-17 | Sony Corp | Ａｄ変換方法およびａｄ変換装置 |
| JP2023165113A (ja) * | 2022-05-02 | 2023-11-15 | Ｔｏｐｐａｎホールディングス株式会社 | 差動増幅回路 |
-
1991
- 1991-02-04 JP JP3013231A patent/JPH04247705A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012095349A (ja) * | 2004-02-23 | 2012-05-17 | Sony Corp | Ａｄ変換方法およびａｄ変換装置 |
| JP2011061726A (ja) * | 2009-09-14 | 2011-03-24 | Toshiba Corp | 半導体集積回路 |
| JP2023165113A (ja) * | 2022-05-02 | 2023-11-15 | Ｔｏｐｐａｎホールディングス株式会社 | 差動増幅回路 |
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