JPH0424833A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0424833A JPH0424833A JP2129989A JP12998990A JPH0424833A JP H0424833 A JPH0424833 A JP H0424833A JP 2129989 A JP2129989 A JP 2129989A JP 12998990 A JP12998990 A JP 12998990A JP H0424833 A JPH0424833 A JP H0424833A
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- JP
- Japan
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- circuit
- reset
- input
- signal
- input terminal
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロプロセッサおよび周辺回路などのそ
れぞれ独立した機能を持つ複数の回路ブロックを１つの
半導体チップ上に形成した半導体集積回路に関する。
れぞれ独立した機能を持つ複数の回路ブロックを１つの
半導体チップ上に形成した半導体集積回路に関する。
従来の技術
近年、半導体集積回路の製造技術向上に伴いマイクロプ
ロセッサおよび周辺回路などのそれぞれ独立した論理機
能を持つ複数の回路ブロックを１つの半導体チップ上に
形成した特定用途向は半導体（以下、ＡＳＩＣマイクロ
コンピュータと呼ぶ）などの複合集積回路が開発される
ようになってきた。
ロセッサおよび周辺回路などのそれぞれ独立した論理機
能を持つ複数の回路ブロックを１つの半導体チップ上に
形成した特定用途向は半導体（以下、ＡＳＩＣマイクロ
コンピュータと呼ぶ）などの複合集積回路が開発される
ようになってきた。
上述したＡＳＩＣマイクロコンピュータのような複合集
積回路の場合、１つのシステムを構成する全ての回路を
１つの半導体チップ上に形成するいわゆるシステムオン
チップ構成となるため、システムの規模が拡大するにつ
れて半導体チップ上の機能別の回路ブロックの個数も大
幅に増大することになる。
積回路の場合、１つのシステムを構成する全ての回路を
１つの半導体チップ上に形成するいわゆるシステムオン
チップ構成となるため、システムの規模が拡大するにつ
れて半導体チップ上の機能別の回路ブロックの個数も大
幅に増大することになる。
従来、上述したＡＳＩＣマイクロコンピュータのテスト
においては、複数の回路ブロックの中の任意の１つを除
く他の全ての回路ブロックの各入力端子および出力端子
をハイインピーダンス状態に設定して１つの回路ブロッ
クを他の回路ブロックから分離することにより、各回路
ブロックの機能を個別にテストしていた。
においては、複数の回路ブロックの中の任意の１つを除
く他の全ての回路ブロックの各入力端子および出力端子
をハイインピーダンス状態に設定して１つの回路ブロッ
クを他の回路ブロックから分離することにより、各回路
ブロックの機能を個別にテストしていた。
第４図は、そのような従来のＡＳＩＣマイクロコンピュ
ータの一例の概略的な構成を示すブロック図である。
ータの一例の概略的な構成を示すブロック図である。
半導体チップ１の外部には、実動作時に中央処理装置（
Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；以
下、ｃｐｕとも略称する）２や各周辺回路３ａ、３ｂの
個々の回路ブロックにデータや制御信号などを与える入
力端子４．５、各回路ブロックからの出力を半導体チッ
プ１外に取り出す出力端子６．７がそれぞれ設けられて
いる。
Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；以
下、ｃｐｕとも略称する）２や各周辺回路３ａ、３ｂの
個々の回路ブロックにデータや制御信号などを与える入
力端子４．５、各回路ブロックからの出力を半導体チッ
プ１外に取り出す出力端子６．７がそれぞれ設けられて
いる。
これらの端子とは別に、上記半導体チップ１の外部には
、回路ブロックの任意の１つを選択的に他の回路ブロッ
クから電気的に分離して単独テストが可能な状態に設定
するためのテストモード設定信号を入力する複数のテス
ト用入力端子８ａ〜８ｎが設けられている。この−群の
テスト用入力端子８ａ〜８ｎは、各回路ブロックに接続
され、これらのテスト用入力端子に入力される信号の組
合わによって１つの回路ブロックを選択するように構成
されている。
、回路ブロックの任意の１つを選択的に他の回路ブロッ
クから電気的に分離して単独テストが可能な状態に設定
するためのテストモード設定信号を入力する複数のテス
ト用入力端子８ａ〜８ｎが設けられている。この−群の
テスト用入力端子８ａ〜８ｎは、各回路ブロックに接続
され、これらのテスト用入力端子に入力される信号の組
合わによって１つの回路ブロックを選択するように構成
されている。
テストモード設定信号によって選択された回路ブロック
は他の回路ブロックから電気的に分離され、その分離状
態のもとで選択された回路ブロックの機能テストが行わ
れる。
は他の回路ブロックから電気的に分離され、その分離状
態のもとで選択された回路ブロックの機能テストが行わ
れる。
発明が解決しようとする課題
しかしながら、上述した従来例のように実動作時に使用
する入力端子とは別に、テストモード設定信号を入力す
るために専用のテスト用入力端子を複数設けるのでは、
規模の拡大に伴いＡＳＩＣマイクロコンピュータを構成
する回路ブロックの個数が増大すると、それだけテスト
用入力端子の数を増やさなければならず、コストの増大
を招くという問題点を有する。
する入力端子とは別に、テストモード設定信号を入力す
るために専用のテスト用入力端子を複数設けるのでは、
規模の拡大に伴いＡＳＩＣマイクロコンピュータを構成
する回路ブロックの個数が増大すると、それだけテスト
用入力端子の数を増やさなければならず、コストの増大
を招くという問題点を有する。
したがって本発明の目的は、専用のテスト用入力端子を
設けることなく回路ブロック別の機能テストを行うこと
ができ、コスト低減を図ることのできる半導体集積回路
を提供することである。
設けることなく回路ブロック別の機能テストを行うこと
ができ、コスト低減を図ることのできる半導体集積回路
を提供することである。
課題を解決するための手段
本発明は、それぞれ独立した機能を持つ中央処理装置を
含めた複数の回路ブロックを１つの半導体チップ上に形
成した半導体集積回路において、半導体集積回路外部か
ら入力され、回路ブロックの１つを選択的に他の回路ブ
ロックから電気的に分離して単独テストが可能な状態に
設定するためのテスト状態設定信号を保持し、各回路ブ
ロックに与える記憶回路と、 中央処理装置をリセットするためのリセット信号を半導
体集積回路外部から入力するリセット入力端子にリセッ
ト信号が入力されるとき、実動作時に使用される入力端
子のうちの所定の入力端子を前記記憶回路に接続するゲ
ートとを備えたことを特徴とする半導体集積回路である
。
含めた複数の回路ブロックを１つの半導体チップ上に形
成した半導体集積回路において、半導体集積回路外部か
ら入力され、回路ブロックの１つを選択的に他の回路ブ
ロックから電気的に分離して単独テストが可能な状態に
設定するためのテスト状態設定信号を保持し、各回路ブ
ロックに与える記憶回路と、 中央処理装置をリセットするためのリセット信号を半導
体集積回路外部から入力するリセット入力端子にリセッ
ト信号が入力されるとき、実動作時に使用される入力端
子のうちの所定の入力端子を前記記憶回路に接続するゲ
ートとを備えたことを特徴とする半導体集積回路である
。
作 用
本発明に従えば、リセット入力端子に中央処理装置をリ
セットするリセット信号が入力されると、ゲートが実動
作時に使用される入力端子の中の所定の入力端子を記憶
回路に接続する。この状態のもとで、上記入力端子にテ
スト状態設定信号を入力すると、その信号がゲートを介
して記憶回路にストアされ、ストアされたテスト状態設
定信号によって選択される１つの回路ブロックが他の回
路ブロックから分離され、回路ブロック単独の機能テス
トが可能となる。
セットするリセット信号が入力されると、ゲートが実動
作時に使用される入力端子の中の所定の入力端子を記憶
回路に接続する。この状態のもとで、上記入力端子にテ
スト状態設定信号を入力すると、その信号がゲートを介
して記憶回路にストアされ、ストアされたテスト状態設
定信号によって選択される１つの回路ブロックが他の回
路ブロックから分離され、回路ブロック単独の機能テス
トが可能となる。
実施例
第１図は、本発明の一実施例である半導体集積回路の概
略的な構成を示すブロック図である。
略的な構成を示すブロック図である。
すなわち、この半導体集積回路は、１つの半導体チップ
１１上にＣＰＵ１２と、複数の周辺回路１３ａ、１３ｂ
とを形成したＡＳＩＣマイクロコンピュータであって、
半導体チップ１１の外部には実動作時にＣＰＵ２や各周
辺回路１３ａ、１３ｂの個々の回路ブロックに入力信号
を与える入力端子１４，１５，１６．１７や、各回路ブ
ロックの出力を半導体チップ１１外部に取り出す出力端
子１８．１９が設けられている。その入力端子１４〜１
７のうち入力端子１６は、ＣＰＵ１２をリセットするリ
セット信号ＲＥＳＥＴを入力するための端子であり、ま
た入力端子１７はＣＰＵ１２を動作待ちの状態に設定す
るウェイト信号ＷＡＩＴを入力するための端子である。
１１上にＣＰＵ１２と、複数の周辺回路１３ａ、１３ｂ
とを形成したＡＳＩＣマイクロコンピュータであって、
半導体チップ１１の外部には実動作時にＣＰＵ２や各周
辺回路１３ａ、１３ｂの個々の回路ブロックに入力信号
を与える入力端子１４，１５，１６．１７や、各回路ブ
ロックの出力を半導体チップ１１外部に取り出す出力端
子１８．１９が設けられている。その入力端子１４〜１
７のうち入力端子１６は、ＣＰＵ１２をリセットするリ
セット信号ＲＥＳＥＴを入力するための端子であり、ま
た入力端子１７はＣＰＵ１２を動作待ちの状態に設定す
るウェイト信号ＷＡＩＴを入力するための端子である。
リセット用入力端子１６とウェイト用入力端子１７を除
く入力端子のうち１つの入力端子たとえば入力端子１４
には、トライステートバッファからなるゲート２０を介
してｎビット（ｎは整数）のアナログ−デジタル変換器
（以下、Ａ／Ｄ変換器と略称する）２１が接続され、さ
らにその次段にはＤフリップフロップ２２を介してｎビ
ットのテストモード設定用レジスタ２３が接続されてい
る。このレジスタ２３の出力端子は、ＣＰＵ１２、周辺
回路１３ａ、１３ｂなどの各回路ブロックに接続されて
いる。
く入力端子のうち１つの入力端子たとえば入力端子１４
には、トライステートバッファからなるゲート２０を介
してｎビット（ｎは整数）のアナログ−デジタル変換器
（以下、Ａ／Ｄ変換器と略称する）２１が接続され、さ
らにその次段にはＤフリップフロップ２２を介してｎビ
ットのテストモード設定用レジスタ２３が接続されてい
る。このレジスタ２３の出力端子は、ＣＰＵ１２、周辺
回路１３ａ、１３ｂなどの各回路ブロックに接続されて
いる。
また、上記リセット用入力端子１６およびウェイト用入
力端子１７は、別に２人力ＮＡＮＤゲート２４の各入力
端子にそれぞれ接続され、このＮＡＮＤゲート２４の出
力端子は上記ゲート２０の制御端子とＤフリップフロッ
プ２０のクロック入力端子ＣＫに接続されている。
力端子１７は、別に２人力ＮＡＮＤゲート２４の各入力
端子にそれぞれ接続され、このＮＡＮＤゲート２４の出
力端子は上記ゲート２０の制御端子とＤフリップフロッ
プ２０のクロック入力端子ＣＫに接続されている。
第２図は、上記ＡＳＩＣマイクロコンピュータの任意の
１つの回路ブロックを他の回路ブロックから分離して単
独の機能テストを行うときのテストモード設定の動作を
示すタイミングチャートである。また第３図は、その機
能テストの手順を示すフローチャートである。第２図お
よび第３図を参照して、以下に上記ＡＳＩＣマイクロコ
ンピュータの機能テストの手順について説明する。
１つの回路ブロックを他の回路ブロックから分離して単
独の機能テストを行うときのテストモード設定の動作を
示すタイミングチャートである。また第３図は、その機
能テストの手順を示すフローチャートである。第２図お
よび第３図を参照して、以下に上記ＡＳＩＣマイクロコ
ンピュータの機能テストの手順について説明する。
ステップｎ１の開始に次ぐステップｎ２において、第２
図（１）に示すように入力端子１６にローレベルのリセ
ット信号ＲＥＳＥＴを入力し、これと並行して第２図（
２）に示すように入力端子１７に同じくローレベルのウ
ェイト信号ＷＡ Ｉ Ｔを入力する。
図（１）に示すように入力端子１６にローレベルのリセ
ット信号ＲＥＳＥＴを入力し、これと並行して第２図（
２）に示すように入力端子１７に同じくローレベルのウ
ェイト信号ＷＡ Ｉ Ｔを入力する。
リセット信号ＲＥＳＥＴがＣＰＵ１２に入力されると、
その入力端子および出力端子はハイインピーダン、スと
なって、実動作時の入力信号を受は付けない非アクチイ
ブ状態となるが、このようなリセット信号ＲＥＳＥＴの
入力はＡＳＩＣマイクロコンピュータ全体の動作から見
た場合、実動作時にも設定されることのある状態であり
、必ずしも非実動作時の状態を指しているとは言えない
。
その入力端子および出力端子はハイインピーダン、スと
なって、実動作時の入力信号を受は付けない非アクチイ
ブ状態となるが、このようなリセット信号ＲＥＳＥＴの
入力はＡＳＩＣマイクロコンピュータ全体の動作から見
た場合、実動作時にも設定されることのある状態であり
、必ずしも非実動作時の状態を指しているとは言えない
。
これに対して、この場合のようにリセット信号ＲＥＳＥ
Ｔとウェイト信号ＷＡＩＴとが同時に入力されるという
入力条件は実動作時にはない条件であり、このことによ
ってテスト動作状態っｔリテストモード設定の条件が与
えられる。
Ｔとウェイト信号ＷＡＩＴとが同時に入力されるという
入力条件は実動作時にはない条件であり、このことによ
ってテスト動作状態っｔリテストモード設定の条件が与
えられる。
上記ステップｎ２によってリセット信号ＲＥＳＥＴおよ
びウェイト信号ＷＡＩＴ信号が入力されている間、つま
り第２図に示すモード設定期間Ｔの闇はＮＡＮＤゲート
２４の出力はローレベルとなり、ゲート２０がオンとな
る。つまり、このモード設定期間Ｔの間、実動作時に使
用される１つの入力端子１４はゲート２０を介してＡ／
Ｄ変換器２１に接続された状態となる０才な、このとき
Ｄフリップフロップ２２もＡ／Ｄ変換器２１がら出力さ
れる信号を取り込む状態に設定される。
びウェイト信号ＷＡＩＴ信号が入力されている間、つま
り第２図に示すモード設定期間Ｔの闇はＮＡＮＤゲート
２４の出力はローレベルとなり、ゲート２０がオンとな
る。つまり、このモード設定期間Ｔの間、実動作時に使
用される１つの入力端子１４はゲート２０を介してＡ／
Ｄ変換器２１に接続された状態となる０才な、このとき
Ｄフリップフロップ２２もＡ／Ｄ変換器２１がら出力さ
れる信号を取り込む状態に設定される。
次のステップｎ３では、上記モード設定期間Ｔの間に入
力端子１４からテストモード設定信号を入力する。この
場合のテストモード設定信号とは、ＡＳＩＣマイクロコ
ンピュータの各回路ブロックのうち他の回路ブロックか
ら電気的に分離する１つの回路ブロックを選択設定する
ためのアナログ信号であり、各回路フロックに対応付け
て電圧レベルを異ならせた複数種類が用意される。
力端子１４からテストモード設定信号を入力する。この
場合のテストモード設定信号とは、ＡＳＩＣマイクロコ
ンピュータの各回路ブロックのうち他の回路ブロックか
ら電気的に分離する１つの回路ブロックを選択設定する
ためのアナログ信号であり、各回路フロックに対応付け
て電圧レベルを異ならせた複数種類が用意される。
入力端子１４に入力された任意のテストモート設定信号
はゲート２０を経てＡ／Ｄ変換器２１に入力され、ここ
でステップｎ４のＡ／Ｄ変換処理を緒されてｎビットの
デジタル信号となり、その信号はＤフリップフロップ２
２を経てレジスタ２３に送られる。この信号の送信はＮ
ＡＮＤゲート２４の出力信号の立上がり、つまりリセッ
ト信号ＲＥＳＥＴおよびウェイト信号ＷＡ Ｉ Ｔの立
ち上がりのタイミングでゲート２０がオフ、Ｄフリップ
フロップ２２が保持状態となるのに応じて停止し、ステ
ップｎ５に示すようにレジスタ２３に上記テストモード
設定信号が格納される。
はゲート２０を経てＡ／Ｄ変換器２１に入力され、ここ
でステップｎ４のＡ／Ｄ変換処理を緒されてｎビットの
デジタル信号となり、その信号はＤフリップフロップ２
２を経てレジスタ２３に送られる。この信号の送信はＮ
ＡＮＤゲート２４の出力信号の立上がり、つまりリセッ
ト信号ＲＥＳＥＴおよびウェイト信号ＷＡ Ｉ Ｔの立
ち上がりのタイミングでゲート２０がオフ、Ｄフリップ
フロップ２２が保持状態となるのに応じて停止し、ステ
ップｎ５に示すようにレジスタ２３に上記テストモード
設定信号が格納される。
次のステップｎ６では、レジスタ２３に格納されたテス
トモード設定信号に応じて、その信号の指定する１つの
回路ブロックが自身で他の回路ブロックとの間を電気的
に分離状態にする。
トモード設定信号に応じて、その信号の指定する１つの
回路ブロックが自身で他の回路ブロックとの間を電気的
に分離状態にする。
以上で、１つの回路ブロックの分離が完了し、次のステ
ップｎ７において分離された回路ブロックに対して機能
テストを行う。
ップｎ７において分離された回路ブロックに対して機能
テストを行う。
１つの回路ブロックの機能テストが終了した時点で他の
回路ブロックのテストが残っているかどうかをステップ
ｎ８で確認し、他の回路ブロックのテストが残っていれ
ばステップｎ２〜ｎ９を繰り返して各回路ブロック別に
順次機能テストを行う。すべての回路ブロックの機能テ
ストが終わるとステップｎ９に移行し、ここで全ての処
理が完了する。
回路ブロックのテストが残っているかどうかをステップ
ｎ８で確認し、他の回路ブロックのテストが残っていれ
ばステップｎ２〜ｎ９を繰り返して各回路ブロック別に
順次機能テストを行う。すべての回路ブロックの機能テ
ストが終わるとステップｎ９に移行し、ここで全ての処
理が完了する。
なお、上記実施例では、リセット信号ＲＥＳＥＴとウェ
イト信号ＷＡＩＴの論理積をとってテストモード設定信
号を入力端子１４から取り込むモード設定期間Ｔを得る
ようにしたが、ウェイト信号ＷＡＩＴに代え、実動作時
にリセット信号ＲＥＳＥＴ信号と同時に入力することが
有り得ないその他の信号とリセット信号ＲＥＳＥＴ信号
とを組み合わせてもよい。
イト信号ＷＡＩＴの論理積をとってテストモード設定信
号を入力端子１４から取り込むモード設定期間Ｔを得る
ようにしたが、ウェイト信号ＷＡＩＴに代え、実動作時
にリセット信号ＲＥＳＥＴ信号と同時に入力することが
有り得ないその他の信号とリセット信号ＲＥＳＥＴ信号
とを組み合わせてもよい。
発明の効果
以上のように本発明の半導体集積回路によれば、リセッ
ト端子にリセット信号ガ入力される間にゲートを介して
実動作時に使用される入力端子の中の所定の入力端子が
記憶回路に接続されるように構成しているので、この期
間に上記入力端子を利用してテスト状態設定信号を記憶
回路にストアすることができる。すなわち、実動作時に
使用される入力端子をテスト用の入力端子に兼用できる
ので端子数が少なくて済み、それだけコストを低減でき
る。
ト端子にリセット信号ガ入力される間にゲートを介して
実動作時に使用される入力端子の中の所定の入力端子が
記憶回路に接続されるように構成しているので、この期
間に上記入力端子を利用してテスト状態設定信号を記憶
回路にストアすることができる。すなわち、実動作時に
使用される入力端子をテスト用の入力端子に兼用できる
ので端子数が少なくて済み、それだけコストを低減でき
る。
・第１図は本発明の一実施例である半導体集積回路の概
略的な構成を示すブロック図、第２図はその半導体集積
回路において各回路ブロック単独の機能テストを行う場
合のテストモード設定の動作を示すタイミングチャート
、第３図はその半導体集積回路の機能テストの手順を示
すフローチャート、第４図は従来の半導体集積回路の概
略的な構成を示すブロック図である。 １１・・半導体チップ、１２ ・ＣＰ Ｕ、１３ａ１３
ｂ・・・周辺回路、１４．１５・・・入力端子、１６リ
セツト用入力端子、１７・・・ウェイト用入力端子、２
０・・−ケート、２１・・・Ａ／Ｄ変換器、２３・・・
レジスタ、２４・・・ＮＡＮＤゲート 代理人 弁理士 画数 圭一部 第 図 第 図
略的な構成を示すブロック図、第２図はその半導体集積
回路において各回路ブロック単独の機能テストを行う場
合のテストモード設定の動作を示すタイミングチャート
、第３図はその半導体集積回路の機能テストの手順を示
すフローチャート、第４図は従来の半導体集積回路の概
略的な構成を示すブロック図である。 １１・・半導体チップ、１２ ・ＣＰ Ｕ、１３ａ１３
ｂ・・・周辺回路、１４．１５・・・入力端子、１６リ
セツト用入力端子、１７・・・ウェイト用入力端子、２
０・・−ケート、２１・・・Ａ／Ｄ変換器、２３・・・
レジスタ、２４・・・ＮＡＮＤゲート 代理人 弁理士 画数 圭一部 第 図 第 図
Claims (1)
- 【特許請求の範囲】 それぞれ独立した機能を持つ中央処理装置を含めた複数
の回路ブロックを１つの半導体チップ上に形成した半導
体集積回路において、 半導体集積回路外部から入力され、回路ブロックの１つ
を選択的に他の回路ブロックから電気的に分離して単独
テストが可能な状態に設定するためのテスト状態設定信
号を保持し、各回路ブロックに与える記憶回路と、 中央処理装置をリセットするためのリセット信号を半導
体集積回路外部から入力するリセット入力端子にリセッ
ト信号が入力されるとき、実動作時に使用される入力端
子のうちの所定の入力端子を前記記憶回路に接続するゲ
ートとを備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129989A JP2709334B2 (ja) | 1990-05-18 | 1990-05-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129989A JP2709334B2 (ja) | 1990-05-18 | 1990-05-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0424833A true JPH0424833A (ja) | 1992-01-28 |
| JP2709334B2 JP2709334B2 (ja) | 1998-02-04 |
Family
ID=15023402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2129989A Expired - Fee Related JP2709334B2 (ja) | 1990-05-18 | 1990-05-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2709334B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708802A (en) * | 1995-11-29 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241676A (ja) * | 1985-04-19 | 1986-10-27 | Matsushita Electric Ind Co Ltd | 電子回路 |
| JPS62224836A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0223432A (ja) * | 1988-07-13 | 1990-01-25 | Toshiba Corp | 自己診断方式 |
-
1990
- 1990-05-18 JP JP2129989A patent/JP2709334B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241676A (ja) * | 1985-04-19 | 1986-10-27 | Matsushita Electric Ind Co Ltd | 電子回路 |
| JPS62224836A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0223432A (ja) * | 1988-07-13 | 1990-01-25 | Toshiba Corp | 自己診断方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708802A (en) * | 1995-11-29 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2709334B2 (ja) | 1998-02-04 |
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