JPS62132182A - 試験回路付大規模集積回路 - Google Patents
試験回路付大規模集積回路Info
- Publication number
- JPS62132182A JPS62132182A JP60273123A JP27312385A JPS62132182A JP S62132182 A JPS62132182 A JP S62132182A JP 60273123 A JP60273123 A JP 60273123A JP 27312385 A JP27312385 A JP 27312385A JP S62132182 A JPS62132182 A JP S62132182A
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- Japan
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- circuit
- test
- testing
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- 238000012360 testing method Methods 0.000 title claims abstract description 87
- 239000000872 buffer Substances 0.000 claims abstract description 16
- 238000000926 separation method Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、大規模集積回路に関し、特に検査を簡易化す
るための試験回路を内蔵した試験回路付大規模集積回路
に関する。
るための試験回路を内蔵した試験回路付大規模集積回路
に関する。
近年、大規模集積回路（以下ＬＳＩと称する）技術の進
歩により、種々のＬＳＩが開発されてきている。この中
には、大規模なもの、回路構成の・複雑なもの、あるい
はアナログ、ディジタル混在のもの等がある。これらの
ＬＳＩの検査において、すべての回路を試験しようとす
ると、試験方法が複雑になったり、試験時間が良くなっ
たりして検査自体が非常に困難になる。そこで、これら
のＬＳＩの評価および検査等を少しでも簡易化するため
に、従来、ＬＳＩ内部に試験機能をもたせたＬＳＩが知
られている。このようなＬＳＩの試験においては、例え
ばスキャンパス法などにより一通りの試験ですべての回
路の試験を行っている。
歩により、種々のＬＳＩが開発されてきている。この中
には、大規模なもの、回路構成の・複雑なもの、あるい
はアナログ、ディジタル混在のもの等がある。これらの
ＬＳＩの検査において、すべての回路を試験しようとす
ると、試験方法が複雑になったり、試験時間が良くなっ
たりして検査自体が非常に困難になる。そこで、これら
のＬＳＩの評価および検査等を少しでも簡易化するため
に、従来、ＬＳＩ内部に試験機能をもたせたＬＳＩが知
られている。このようなＬＳＩの試験においては、例え
ばスキャンパス法などにより一通りの試験ですべての回
路の試験を行っている。
上述した如く、従来の試験法は、スキャンパス法のよう
に−通りの試験ですべての回路の試験を行うので、ＬＳ
Ｉの規模が大きいと試験規模も大きくなり、試験時間も
長くかかり、試験用入出力情報を作製するのも困難を極
め、試験自体が難しくなるという問題がおる。
に−通りの試験ですべての回路の試験を行うので、ＬＳ
Ｉの規模が大きいと試験規模も大きくなり、試験時間も
長くかかり、試験用入出力情報を作製するのも困難を極
め、試験自体が難しくなるという問題がおる。
また、アナログ、ディジタル混在のＬＳＩでは、ディジ
タル部でできるアナログ部制御用ディジタル信号や、ア
ナログ部でできるディジタル信号など直接ＬＳＩの外部
端子に出ない信号が非常に多い。そのために直接試験が
できない回路ブロックも存在するといった問題がある。
タル部でできるアナログ部制御用ディジタル信号や、ア
ナログ部でできるディジタル信号など直接ＬＳＩの外部
端子に出ない信号が非常に多い。そのために直接試験が
できない回路ブロックも存在するといった問題がある。
本発明の目的は、上記問題点を解決すべく、複数の試験
仔路を分離、独立させて被試験回路ブロックを個別に試
験できるようにした試験回路付大規模集積回路を提供す
ることにある。
仔路を分離、独立させて被試験回路ブロックを個別に試
験できるようにした試験回路付大規模集積回路を提供す
ることにある。
上記目的を達成するために本発明は、複数の回路ブロッ
クおよび該回路ブロックを試験するための試験回路を有
する大規模集積回路において、前記回路ブロックにおけ
るディジタル信号出力部と前記試験回路の試験用入力デ
ータの出力部にトリステートバッファを設け、該トリス
テートバッファとおしをワイヤドオアし、前記試験回路
に、試験モード選択用外部端子を持ち、該試験モード選
択用外部端子から直列試験モード選択情報を前記試験回
路に入力し、前記試験回路内に前記直列試験モード選択
情報をデコードする機能を持ったデコーダ回路を有し、
該デコーダ回路の出力信号を前記トリステートバッフ１
の制御信号として出力し、前記トリステートバッフ？に
セレクタとしての機能を持たせ、前記回路ブロックのデ
ィジタル出力信号を前記試験回路に入力し、前記試験回
路内に、被試験回路ブロックのディジタル出力信号のみ
をセレクトする機能を持たせ、これによって複数の試験
経路を分離、独立させて被試験回路ブロックを個別に試
験できるようにしたものである。
クおよび該回路ブロックを試験するための試験回路を有
する大規模集積回路において、前記回路ブロックにおけ
るディジタル信号出力部と前記試験回路の試験用入力デ
ータの出力部にトリステートバッファを設け、該トリス
テートバッファとおしをワイヤドオアし、前記試験回路
に、試験モード選択用外部端子を持ち、該試験モード選
択用外部端子から直列試験モード選択情報を前記試験回
路に入力し、前記試験回路内に前記直列試験モード選択
情報をデコードする機能を持ったデコーダ回路を有し、
該デコーダ回路の出力信号を前記トリステートバッフ１
の制御信号として出力し、前記トリステートバッフ？に
セレクタとしての機能を持たせ、前記回路ブロックのデ
ィジタル出力信号を前記試験回路に入力し、前記試験回
路内に、被試験回路ブロックのディジタル出力信号のみ
をセレクトする機能を持たせ、これによって複数の試験
経路を分離、独立させて被試験回路ブロックを個別に試
験できるようにしたものである。
次に、本発明を図面を参照して実施例につき説明する。
図面は、本発明の実施例に係る試験回路付大規模集積回
路の回路図でおる。
路の回路図でおる。
この実施例において、１はＬＳＩの内部と外部を分ける
線で、線の右側がＬＳＩの内部となる。
線で、線の右側がＬＳＩの内部となる。
２は試験モード選択用外部端子である。１０は試験回路
、１１は、外部端子２から入力された試験モード選択信
号をデコードするデコーダ回路、１２はセレクタ回路で
ある。２１〜２６は回路ブロック、３１，３２．４１〜
４４は、トリステートバッフ７．５１．５２はインバー
タである。
、１１は、外部端子２から入力された試験モード選択信
号をデコードするデコーダ回路、１２はセレクタ回路で
ある。２１〜２６は回路ブロック、３１，３２．４１〜
４４は、トリステートバッフ７．５１．５２はインバー
タである。
６１．６２は試験用入力データ端子、６３は試験用出力
データ端子である。
データ端子である。
以上の構成例において、回路ブロック２３を試験する場
合について説明する。まず通常動作時はデコーダ回路１
１からの出力信号は、すべて“Ｌ Ｉｔレベルとなり、
トリステートバッファ３１．３２はＯＦＦ状態、トリス
テートバッファ４１〜４４はＯＮ状態となっている。そ
のため、各回路ブロックに試験回路１０が接続されてい
ないのと同等となる。
合について説明する。まず通常動作時はデコーダ回路１
１からの出力信号は、すべて“Ｌ Ｉｔレベルとなり、
トリステートバッファ３１．３２はＯＦＦ状態、トリス
テートバッファ４１〜４４はＯＮ状態となっている。そ
のため、各回路ブロックに試験回路１０が接続されてい
ないのと同等となる。
回路ブロック２３を試験する場合、試験モード選択用外
部端子２より、その試験に応じた試験モード選択情報を
入力する。デコーダ回路１１は、信号線７１を“Ｈ１１
レベルにし、トリステートバッファ３１をＯＮ状態に、
トリステートバッファ４１をＯＦＦ状態にする。これに
より、回路ブロック２３は回路ブロック２１と分離され
、試験回路１０と接続されたことになる。そこで、試験
用入力データ端子６１から回路ブロック２３に応じた試
験用入力データパターンを入力する。このとき、トリス
テートバッファ４３はＯＮ状態で、試験用人カバターン
と回路プロ、ツク２３の回路構成に応じた出カバターン
を試験回路１０と他の回路ブロック２５に出力する。セ
レクタ回路１２は、デコーダ回路１１から出力される信
号線に応じて、回路ブロック２３の出力のみをセレクト
して試験用出力データ端子に出力する。
部端子２より、その試験に応じた試験モード選択情報を
入力する。デコーダ回路１１は、信号線７１を“Ｈ１１
レベルにし、トリステートバッファ３１をＯＮ状態に、
トリステートバッファ４１をＯＦＦ状態にする。これに
より、回路ブロック２３は回路ブロック２１と分離され
、試験回路１０と接続されたことになる。そこで、試験
用入力データ端子６１から回路ブロック２３に応じた試
験用入力データパターンを入力する。このとき、トリス
テートバッファ４３はＯＮ状態で、試験用人カバターン
と回路プロ、ツク２３の回路構成に応じた出カバターン
を試験回路１０と他の回路ブロック２５に出力する。セ
レクタ回路１２は、デコーダ回路１１から出力される信
号線に応じて、回路ブロック２３の出力のみをセレクト
して試験用出力データ端子に出力する。
以上の方法により、回路ブロック２３を他の回路ブロッ
クと分離、独立させることにより、回路ブロック単体で
試験を行うことができる。なお、伯の回路ブロックを単
体で試験をする場合も以上の手順を踏むことにより実現
できる。
クと分離、独立させることにより、回路ブロック単体で
試験を行うことができる。なお、伯の回路ブロックを単
体で試験をする場合も以上の手順を踏むことにより実現
できる。
以上説明したように本発明は、大規模集積回路において
、試験回路を設け、その内部にセレクタ機能を持たせる
ことにより、複数の試験経路を分離、独立させて、被試
験回路ブロックを個別に試験することができる効果があ
る。
、試験回路を設け、その内部にセレクタ機能を持たせる
ことにより、複数の試験経路を分離、独立させて、被試
験回路ブロックを個別に試験することができる効果があ
る。
図面は、本発明の実施例に係る試験回路付大規模集積回
路の回路図である。 １・・・ＬＳＩ内部と外部を分ける線、２・・・試験モ
ード選択用外部端子、１０・・・試験回路、１１・・・
デコーダ回路、１２・・・セレクタ回路、２１〜２６・
・・回路ブロック、３１．３２．４１〜４４・・・トリ
ステートバッファ、５１．５２・・・インバータ、６１
゜６２・・・試験用入力データ端子、６３・・・試験用
出力データ端子、７１・・・信号線。
路の回路図である。 １・・・ＬＳＩ内部と外部を分ける線、２・・・試験モ
ード選択用外部端子、１０・・・試験回路、１１・・・
デコーダ回路、１２・・・セレクタ回路、２１〜２６・
・・回路ブロック、３１．３２．４１〜４４・・・トリ
ステートバッファ、５１．５２・・・インバータ、６１
゜６２・・・試験用入力データ端子、６３・・・試験用
出力データ端子、７１・・・信号線。
Claims (1)
- 複数の回路ブロックおよび該回路ブロックを試験するた
めの試験回路を有する大規模集積回路において、前記回
路ブロックのディジタル信号出力部および前記試験回路
の試験用入力データの出力部に、互いにワイヤドオアさ
れたトリステートバッファを設け、前記試験回路に、直
列試験モード選択情報を入力するための試験モード選択
用外部端子および該直列試験モード選択情報をデコード
するデコーダ回路を設けるとともに前記回路ブロックの
ディジタル出力信号を入力して被試験回路ブロックのデ
ィジタル出力信号のみをセレクトする機能を持たせ、前
記トリステートバッファに、前記デコーダ回路の出力信
号を制御信号として入力し前記回路ブロックの出力のみ
をセレクトするセレクタ機能を持たせ、複数の試験経路
を分離、独立させて被試験回路ブロックを個別に試験す
るようにしたことを特徴とする試験回路付大規模集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273123A JPS62132182A (ja) | 1985-12-04 | 1985-12-04 | 試験回路付大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273123A JPS62132182A (ja) | 1985-12-04 | 1985-12-04 | 試験回路付大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62132182A true JPS62132182A (ja) | 1987-06-15 |
Family
ID=17523448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60273123A Pending JPS62132182A (ja) | 1985-12-04 | 1985-12-04 | 試験回路付大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62132182A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01222979A (ja) * | 1988-03-02 | 1989-09-06 | Fujitsu Ltd | プリンタ |
| DE3911840A1 (de) * | 1988-09-02 | 1990-03-15 | Mitsubishi Electric Corp | Testschaltung fuer logische schaltungen |
| US5936976A (en) * | 1997-07-25 | 1999-08-10 | Vlsi Technology, Inc. | Selecting a test data input bus to supply test data to logical blocks within an integrated circuit |
-
1985
- 1985-12-04 JP JP60273123A patent/JPS62132182A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01222979A (ja) * | 1988-03-02 | 1989-09-06 | Fujitsu Ltd | プリンタ |
| DE3911840A1 (de) * | 1988-09-02 | 1990-03-15 | Mitsubishi Electric Corp | Testschaltung fuer logische schaltungen |
| US5936976A (en) * | 1997-07-25 | 1999-08-10 | Vlsi Technology, Inc. | Selecting a test data input bus to supply test data to logical blocks within an integrated circuit |
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