JPH0424835A - タイミング遅延トレース装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、トリガ点から一定の遅延値だけ経過した後ト
レース・メモリに外部信号を格納し始める装置に関する
ものである。

この装置は、例えばマイクロプロセッサを備えた機器の
デバッグ装置などに用いられる。

［従来の技術］ ＩＣＥ（イン・サーキット・エミュレータ）など各種Ｍ
ＰＵ（マイクロプロセッサ）解析装置では、ＭＰＵ開発
機器のデバッグのためトレース機能を備えている。トレ
ース機能とは、プログラム実行中にプログラムの進行に
あわせてＭＰＵや周辺装置などの状態や転送データ信号
などを経時的に記録する機能である。

従来のタイミングトレース装置では、第３図に示すよう
に、経時的に変化する外部信号が予め設定しであるトリ
ガ条件に合致した時（トリガ点）からトレース・メモリ
に前記外部信号を格納し始め、所定の値に達する時（ト
レース終了）までトレースを実行する。そしてトレース
実行範囲内の目的のタイミング（実際にトレースしたい
タイミング）の近傍を検査して欠陥や不具合の有無やそ
の原因などを調べている。

Ｃ発明が解決しようとする課Ｎ］ 従来のタイミングトレース装置では、トリガ点から目的
のタイミングまでが時間的にかなり離れている場合には
、最大のトレース実行範囲でトレースを実行しても目的
のタイミングまで届かない場合があるという問題が発生
する。例えばデータ転送動作において、短い転送では支
障は生じないが、長い転送になると不具合が生じるよう
な場合、転送の開始時点でトリガをかけ、長いデータ転
送の終わりの部分を見たい（目的のタイミング）とする
と、トレース出来ない不都合が生じる。

この不都合を回、避するにはトレース・メモリ容量を増
大すればよいが、そうするとコスト的に大きな負担にな
る。またメモリ容量が増大してもトレースしたい箇所は
実際にはそれほど広くはなく、大部分は無駄になるし、
トレースしたい箇所を見つけることが煩瑣となる。

本発明の目的は、上記のような従来技術の欠点を解消し
、必要最小限のメモリ容量でもトレースしたい範囲を十
分カバーでき、操作性、経済性に優れたタイミングトレ
ース装置を提供することにある。

［課題を解決するための手段］ 本発明は、経時的に変化する外部信号を順次トレース・
メモリに格納する装置である。上記の目的を達成するた
め本発明では、トリガ条件を設定するトリガ条件設定回
路と、外部信号を受けてそれがトリガ条件に合致したこ
とを検出するトリガ検出回路と、該トリガ検出回路の出
力で起動してトレース実行開始に遅延を与える遅延回路
と、その遅延動作完了後からトレース・メモリが充塞す
るまで外部信号をトレース・メモリに格納させるメモリ
制御回路を具備している。

［作用コ 外部信号がトリガ条件に合致した時、遅延回路が起動す
る。所定の遅延値が経過した後、メモリ制御回路により
トレース・メモリに外部信号を格納し始め、トレース・
メモリが充塞するまでトレースし続ける。

目的とするタイミングの近傍に遅延値を設定しておけば
、その目的のタイミングの近傍がトレースされることに
なる。従ってトレース・メモリは必要最小限の容量で済
む。

［実施例］ 第１図は本発明に係るタイミング遅延トレース装置の一
実施例を示すブロック図であり、第２図はその動作説明
図である。

本装置は、ホスト・システムからホスト・インターフェ
イスを介してトレース・モードやトリガ条件を設定する
トリガ条件設定回路１０と、外部信号を受信する外部信
号受信回路１２と、その外部信号を受けてそれがトリガ
条件に合致したか否かを判定するトリガ検出回路１４と
、該トリガ検出回路１４のトリガ検出出力で起動されて
トレース実行に遅延を与える遅延回路１６と、外部信号
を順次格納するトレース・メモリ１８と、遅延動作完了
後トレース・メモリ１８が充塞するまで外部信号を格納
させるようトレース・メモリ２０を制御するメモリ制御
回路２０とからなる。

トリガ条件設定回路１０におけるトリガ条件とは、トリ
ガ点を決めるための条件であり、例えば外部信号の一定
の値やその範囲などである。

トレース・モードにはビギン・トレース（トリガ点以降
の動作をトレースする）、センタ・トレース（トリガ点
前後の動作をトレースする）エンド・トレース（トリガ
点以前の動作をトレースする）がある。

トリガ検出回路１４は、前記トリガ条件設定回路１０の
設定内容と外部信号受信回路１２からの外部信号を比較
して、受信した外部信号がトリガ条件に合致したか否か
を判定し、合致したときトリガ検出出力を生じる。遅延
回路２０は、ホスト・システムにより任意の遅延値を設
定できるようになっており、前記トリガ検出回ｊｌ１４
からのトリガ検出出力で起動され、設定されている遅延
値経過後に遅延動作完了をメモリ制御回路２０に報知す
る。メモリ制御回路２０はＭＰＵを含む回路であり、ホ
スト・システムから制御され、トレース・メモリ１８の
動作を制御する。トレース・メモリ１８は、外部信号受
信回路１２からの外部信号を受け、メモリ制御回路２０
で制御されてその外部信号を順次格納するのもである。

またホスト・インクフェイスに接続されていて、格納デ
ータをホスト・システムに転送可能になっている。

次に本装置の動作を経時的に説明する。

■ホスト・システムからトレース・モード及びトリガ条
件をトリガ条件設定回路１０に設定する。ここではトレ
ース・モードはビギン・トレースとする。

■ホスト・システムから遅延回路１６に所定の遅延値を
設定する。

■ホスト・システムによりメモリ制御回路２０を起動す
る。

■これで準備が完了する。トレース装置は動作を開始す
る。

■トリガ検出回路１４は、トリガ条件設定回路１０の内
容に従って、外部信号を検査する。

■トリガ検出回路１４が、外部信号のトリガ状態を検出
すると、遅延回路１６を起動する。

■遅延回路１６は、設定された遅延値まで遅延動作を行
い、その完了をメモリ制御回路２０に通知する。

■メモリ制御回路２０はトレース・メモリＩ８の動作を
制御し、外部信号をトレース・メモリ１８の容量が充塞
されるまで格納する。

■メモリ制御回路２０はトレースの完了をホスト・シス
テムに通知する。

つまり本発明では第２図に示すように、トリガ点から遅
延完了まではトレースを行わず、遅延完了後にトレース
を開始するため、目的のタイミングがトリガ点から離れ
ていても、何ら問題なく目的のタイミング近傍のトレー
スを実行できることになる。本発明方式を示す第２図と
従来方式を示す第３図とを比べると、本発明方式はいか
に物量を減少しうるか容易に理解できるであろう。

［発明の効果コ 本発明は上記のように、トリガ点から任意の遅延をかけ
て、遅延完了後にトレースが開始されるように構成した
ため、目的とするタイミングがトリガ点から離れている
場合でも、目的のタイミングの近傍を確実にトレースで
きる。

このためトレース・メモリは必要最小限度の容量があれ
ばよく、経済的であるし、また観測も容易に行うことが
できる。

【図面の簡単な説明】

第１図は本発明に係るタイミング遅延トレース装置の一
実施例を示すブロック図、第２図はその動作説明図、第
３図は従来技術の動作説明図である。 １０・・・トリガ条件設定回路、１２・・・外部信号受
信回路、１４・・・トリガ検出回路、１６・・・遅延回
路、１８・・・トレース・メモリ、２０・・・メモリ制
御回路。 特許出願人　　いわき電子株式会社 代　　理　　人　　　　　茂　　見　　　　　穣第 図 外部信号

Claims (1)

【特許請求の範囲】
1. １、経時的に変化する外部信号を順次トレース・メモリ
   に格納する装置において、トリガ条件を設定するトリガ
   条件設定回路と、外部信号を受けてそれがトリガ条件に
   合致したことを検出するトリガ検出回路と、該トリガ検
   出回路の出力で起動してトレース実行開始に遅延を与え
   る遅延回路と、その遅延動作完了後からトレース・メモ
   リが充塞するまで外部信号をトレース・メモリに格納さ
   せるメモリ制御回路を具備しているタイミング遅延トレ
   ース装置。