JPS6148044A - 処理装置の診断方式 - Google Patents
処理装置の診断方式Info
- Publication number
- JPS6148044A JPS6148044A JP59169323A JP16932384A JPS6148044A JP S6148044 A JPS6148044 A JP S6148044A JP 59169323 A JP59169323 A JP 59169323A JP 16932384 A JP16932384 A JP 16932384A JP S6148044 A JPS6148044 A JP S6148044A
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- JP
- Japan
- Prior art keywords
- diagnosis
- memory
- test
- diagnostic
- test program
- Prior art date
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は処理装置の診断方式に関する。
最近の処理装置は複雑、高密度化されており診断プログ
ラムにより不良検索が行なわれている。
ラムにより不良検索が行なわれている。
主記憶装置の診断は処理装置から命令レベル。
による診断を実施しているため、処理装置が専有され、
主記憶容量が増加すると容量に比例し診断時間が必要と
なる欠点があった。
主記憶容量が増加すると容量に比例し診断時間が必要と
なる欠点があった。
本発明の目的は、前記従来の問題点を解決し。
処理装置の診断と主記憶装置の診断を並行して実施する
事により診断時間を短縮させる方式を提供することにあ
る。
事により診断時間を短縮させる方式を提供することにあ
る。
本発明は、被診断記憶装置の試験データパターンと診断
領域をハードジェネレートあるいは、診断プログラムに
よりセット、起動し診断プログラムとは非同期且つ並行
して被診断記憶装置に対し書き込み、読み出し動作を実
行する記憶装置診断部を設け、診断時間の短縮を可能と
するものである。
領域をハードジェネレートあるいは、診断プログラムに
よりセット、起動し診断プログラムとは非同期且つ並行
して被診断記憶装置に対し書き込み、読み出し動作を実
行する記憶装置診断部を設け、診断時間の短縮を可能と
するものである。
以下１本発明の一実施例を図面により説明する。
第１図に本発明の概要を示すブロック図、第２図に本発
明に用いられる記憶診断部のブロック図を示す。
明に用いられる記憶診断部のブロック図を示す。
第１図において、１は演算処理装置ＢＰＵ、 ２は記
憶診断部、３は主記憶制御装置、４はＢＰＵインタフェ
ース、５は診断インタフェース、６は主記憶装置、７は
主記憶内のテストプログラムＩＪＩ、８はテストプログ
ラムで使用されない空き領域、９は演算処理装置と記憶
診断部間の指令、データの送受を行なう診断制御インタ
フェースを示す。
憶診断部、３は主記憶制御装置、４はＢＰＵインタフェ
ース、５は診断インタフェース、６は主記憶装置、７は
主記憶内のテストプログラムＩＪＩ、８はテストプログ
ラムで使用されない空き領域、９は演算処理装置と記憶
診断部間の指令、データの送受を行なう診断制御インタ
フェースを示す。
次に、第１図により動作を説明する。
１の演算処理装置は機能テストを実施する為に６の主記
憶装置内の７のテストプログラム使用領域にテストプロ
グラムを読み込む。
憶装置内の７のテストプログラム使用領域にテストプロ
グラムを読み込む。
７に読み込んだテストプログラムは８の空き領域のアド
レス範囲を計算し、９の診断制御インタフェースを介し
て２の記憶診断部に主記憶装置内の空き領域範囲を連絡
する。
レス範囲を計算し、９の診断制御インタフェースを介し
て２の記憶診断部に主記憶装置内の空き領域範囲を連絡
する。
テストプログラムは次に６の主記憶装置の回路碑成を考
慮したテストパターンを９の診断制御インタフェースを
介して２の記憶診断部にセットする。次にテストプログ
ラムは１０ＢＰＵの機能テストを実行する時点で２の記
憶診断部〈対し、９の診断制御インタフェースを介して
テスト開始指令を発行する。これによりＢＰＵｌ１７）
機能テストと並行して２の記憶診断部は５の診断インタ
ツースを介して３の主記憶制御装置の制御により６の主
記憶装置の空き領域の診断を実行する。その後２の記憶
診断部による診断が終了或いは異常となった場合、２の
記憶診断部は９の診断制御インタフェースを介して、テ
ストプログラムに終了報告を行う。テストプログラムは
終了報告を受付けると、９の診断制御インタフェースを
介して２の記憶診断部の情報を読み取り、正常終了か異
常終了かを認識する。
慮したテストパターンを９の診断制御インタフェースを
介して２の記憶診断部にセットする。次にテストプログ
ラムは１０ＢＰＵの機能テストを実行する時点で２の記
憶診断部〈対し、９の診断制御インタフェースを介して
テスト開始指令を発行する。これによりＢＰＵｌ１７）
機能テストと並行して２の記憶診断部は５の診断インタ
ツースを介して３の主記憶制御装置の制御により６の主
記憶装置の空き領域の診断を実行する。その後２の記憶
診断部による診断が終了或いは異常となった場合、２の
記憶診断部は９の診断制御インタフェースを介して、テ
ストプログラムに終了報告を行う。テストプログラムは
終了報告を受付けると、９の診断制御インタフェースを
介して２の記憶診断部の情報を読み取り、正常終了か異
常終了かを認識する。
次に、第２図により記憶診断部の動作を説明する。
第２図において、１０は記憶診断部、１１は起動受付ル
ジスタ、１２はテストパターン記憶回路、１３は開始ア
ドレスレジスタ、１４は終了アドレスレジスタ、１５は
書込みデータレジスタ、１６はデータコンベア回路、１
７はアドレス加算器、１Ｂはアドレスコンベア回路、１
９は書込みアドレスレジスタ、２０は割込み制御回路、
２１は主記憶イ／タフエース制御回路、２２は演算処理
装置、２４は主記憶装置、２５は診断制御イ／り７エー
スを示す。
ジスタ、１２はテストパターン記憶回路、１３は開始ア
ドレスレジスタ、１４は終了アドレスレジスタ、１５は
書込みデータレジスタ、１６はデータコンベア回路、１
７はアドレス加算器、１Ｂはアドレスコンベア回路、１
９は書込みアドレスレジスタ、２０は割込み制御回路、
２１は主記憶イ／タフエース制御回路、２２は演算処理
装置、２４は主記憶装置、２５は診断制御イ／り７エー
スを示す。
テストプログラムは、主記憶装置内被診断領域の先頭ア
ドレスを１５の開始アドレスレジスタに、最終アドレス
を１４の終了アドレスレジスタに、２５の診断制御イン
タフェースを介してセットする。次にテストプログラム
は診断するテストパターンヲ１２のテストパターン記憶
回路にセットする。これにより１０の記憶診断部はテス
トプログラムからの起動待ち状態となる。
ドレスを１５の開始アドレスレジスタに、最終アドレス
を１４の終了アドレスレジスタに、２５の診断制御イン
タフェースを介してセットする。次にテストプログラム
は診断するテストパターンヲ１２のテストパターン記憶
回路にセットする。これにより１０の記憶診断部はテス
トプログラムからの起動待ち状態となる。
その後テストプログラムからの起動信号により１１の起
動受付はレジスタがセットされると１２のテストパター
ン記憶回路からテストパターンを読出し、１５の書込み
データレジスタにセットする。次に１５の開始アドレス
レジスタの値を１７のアドレス加算器を介して１９の書
込みアドレスレジスタにセ、トシ、２１の主記憶インタ
フェース制御回路を介して２５の主記憶制御装置に書込
み指令を発行する。２４の主記憶装置に対する書込みが
終了すれば、 １０の記憶診断部は次に２１の主記憶イ
ンタフェース制御回路を介して２６の主記憶制御装置に
読出し指令を発行する。これにより読出された２４の主
記憶装置のデータは２３の主記憶制御装置の制御により
２１の主記憶インタフェース制御回路にセットされる。
動受付はレジスタがセットされると１２のテストパター
ン記憶回路からテストパターンを読出し、１５の書込み
データレジスタにセットする。次に１５の開始アドレス
レジスタの値を１７のアドレス加算器を介して１９の書
込みアドレスレジスタにセ、トシ、２１の主記憶インタ
フェース制御回路を介して２５の主記憶制御装置に書込
み指令を発行する。２４の主記憶装置に対する書込みが
終了すれば、 １０の記憶診断部は次に２１の主記憶イ
ンタフェース制御回路を介して２６の主記憶制御装置に
読出し指令を発行する。これにより読出された２４の主
記憶装置のデータは２３の主記憶制御装置の制御により
２１の主記憶インタフェース制御回路にセットされる。
１ｏの記憶診断部はセットされた読出しデータと１５の
書込みデータレジスタの内容を１６のデータコンベア回
路でチェックする。次に、１９の書込みアドレスレジス
タの値を１７のアドレス加算器により次診断番地の値に
設定し、１９の書込みアドレスレジスタにセットし上記
と同様の処理を行なう。この繰り返し動作を１９の書込
みアドレスレジスタの値が１４の終了アドレスレジスタ
の値と一致する迄実行する。このアドレスの比較は１８
のアドレスコンベア回路で行なう。１４の終了アドレス
レジスタノ値ト１９の書込みアドレスレジスタノ値が一
致すると１２のテストパターン記憶回路から新たなテス
トパターンを１５の書込みデータレジスタにセットし上
記処理を繰り返す。
書込みデータレジスタの内容を１６のデータコンベア回
路でチェックする。次に、１９の書込みアドレスレジス
タの値を１７のアドレス加算器により次診断番地の値に
設定し、１９の書込みアドレスレジスタにセットし上記
と同様の処理を行なう。この繰り返し動作を１９の書込
みアドレスレジスタの値が１４の終了アドレスレジスタ
の値と一致する迄実行する。このアドレスの比較は１８
のアドレスコンベア回路で行なう。１４の終了アドレス
レジスタノ値ト１９の書込みアドレスレジスタノ値が一
致すると１２のテストパターン記憶回路から新たなテス
トパターンを１５の書込みデータレジスタにセットし上
記処理を繰り返す。
この繰り返し動作は１２のテストパターン記憶回路のテ
ストパターンが終了する迄続けられる。
ストパターンが終了する迄続けられる。
１２のテストパターンが終了した時点、或いは１６のデ
ータコ／ペア回路にて不一致が生じた場合１０の記憶診
断部の動作は停止し２００割込み制御回路から２５の診
断制御インタフェースを介し演算処理装置（テストプロ
グラム）に割込みをかけ診断処理が終了したことを連絡
する。テストプログラムは割込みを受付けると２５の診
断制御インタフェースを介し２００割込み制御回路の内
容を読取り診断結果を判定する。
ータコ／ペア回路にて不一致が生じた場合１０の記憶診
断部の動作は停止し２００割込み制御回路から２５の診
断制御インタフェースを介し演算処理装置（テストプロ
グラム）に割込みをかけ診断処理が終了したことを連絡
する。テストプログラムは割込みを受付けると２５の診
断制御インタフェースを介し２００割込み制御回路の内
容を読取り診断結果を判定する。
本発明によれば、テストプログラムによる処理装置診断
と大容量記憶装置の診断を並行して実施する事ができる
ので１診断時間短縮の効果がある。
と大容量記憶装置の診断を並行して実施する事ができる
ので１診断時間短縮の効果がある。
第１図は本発明の概要を示すブロック図、第２図は本発
明の一実施例の主記憶診断回路例のブロック図である。 １・・・・・・演算処理装置。 ２・・・・・・記憶診断部。 ３・・・・・・主記憶制御装置。 ４・・・・・・ＢＰＵ（ンタフェース。 ５・・・・・・診断インタフェース、 ６・・・・・・主記憶装置、 ７・・・・・・テストプログラム領域、９・・・・・・
診断制御インタフェース、１０・・・・・・記憶診断部
、 １６・・・・・・データコンベア回路、１７・・・・・
・アドレス加算器、 １８・・・・・・アドレスコンペア回路、１９・・・・
・・書込みアドレスレジスタ。 ２０・・・・・・割込み制御部、 ２１・・・・・・主記憶インタフェース部。 ２２・・・・・・演算処理装置。
明の一実施例の主記憶診断回路例のブロック図である。 １・・・・・・演算処理装置。 ２・・・・・・記憶診断部。 ３・・・・・・主記憶制御装置。 ４・・・・・・ＢＰＵ（ンタフェース。 ５・・・・・・診断インタフェース、 ６・・・・・・主記憶装置、 ７・・・・・・テストプログラム領域、９・・・・・・
診断制御インタフェース、１０・・・・・・記憶診断部
、 １６・・・・・・データコンベア回路、１７・・・・・
・アドレス加算器、 １８・・・・・・アドレスコンペア回路、１９・・・・
・・書込みアドレスレジスタ。 ２０・・・・・・割込み制御部、 ２１・・・・・・主記憶インタフェース部。 ２２・・・・・・演算処理装置。
Claims (1)
- １、データ処理装置において、テストプログラムにより
被診断記憶装置の診断データと診断領域を設定すること
により、テストプログラムの処理装置機能確認とは非同
期、且つ並行して記憶装置を診断する診断回路を設けた
事を特徴とする処理装置の診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169323A JPS6148044A (ja) | 1984-08-15 | 1984-08-15 | 処理装置の診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169323A JPS6148044A (ja) | 1984-08-15 | 1984-08-15 | 処理装置の診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148044A true JPS6148044A (ja) | 1986-03-08 |
Family
ID=15884414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59169323A Pending JPS6148044A (ja) | 1984-08-15 | 1984-08-15 | 処理装置の診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148044A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235014A (ja) * | 1994-10-07 | 1996-09-13 | Lg Semicon Co Ltd | ワンチップマイクロコンピュータのプログラムメモリ部テスト装置及び方法 |
-
1984
- 1984-08-15 JP JP59169323A patent/JPS6148044A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235014A (ja) * | 1994-10-07 | 1996-09-13 | Lg Semicon Co Ltd | ワンチップマイクロコンピュータのプログラムメモリ部テスト装置及び方法 |
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