JPH0424845A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0424845A JPH0424845A JP2129560A JP12956090A JPH0424845A JP H0424845 A JPH0424845 A JP H0424845A JP 2129560 A JP2129560 A JP 2129560A JP 12956090 A JP12956090 A JP 12956090A JP H0424845 A JPH0424845 A JP H0424845A
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- G06F12/0284—Multiple user address space allocation, e.g. using different base addresses
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
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- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- General Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特にマルチプロセッサ構
成でのプロセッサ障害時におけるアドレス変換テーブル
のディレクトリ管理に関する。
成でのプロセッサ障害時におけるアドレス変換テーブル
のディレクトリ管理に関する。
従来、この種の情報処理装置は第２図に示すように構成
されており、演算プロセッサ２４から主記憶１へのアク
セスを行なう場合、演算プロセッサ２４から線２４０１
を介しリクエストコードと、論理アドレス及びプロセッ
サ番号を送出し、選択器２を経てレジスタ３にセットす
る。
されており、演算プロセッサ２４から主記憶１へのアク
セスを行なう場合、演算プロセッサ２４から線２４０１
を介しリクエストコードと、論理アドレス及びプロセッ
サ番号を送出し、選択器２を経てレジスタ３にセットす
る。
レジスタ３から線３０５を介しリクエストコードを制御
部２０に送ると共に論理アドレスの部分空間番号及びプ
ロセッサ番号を線３０１を介し比較部１２〜１５に送る
。比較部１２〜１５は、線３０１からの部分空間番号と
、ディレクトリ４〜７の部分空間番号及び線３０１から
のプロセッサ番号とディレクトリ４〜７のプロセッサ番
号とを調べ、一致すると線１２０１，１３０１゜１４０
１．１５０１を介し制御部へ報告する。
部２０に送ると共に論理アドレスの部分空間番号及びプ
ロセッサ番号を線３０１を介し比較部１２〜１５に送る
。比較部１２〜１５は、線３０１からの部分空間番号と
、ディレクトリ４〜７の部分空間番号及び線３０１から
のプロセッサ番号とディレクトリ４〜７のプロセッサ番
号とを調べ、一致すると線１２０１，１３０１゜１４０
１．１５０１を介し制御部へ報告する。
ここでディレクトリ４はアドレス変換部１６と、ディレ
クトリ５〜７は各々アドレス変換部１７〜１９とセット
になっており、ディレクトリ４〜７は第３図に示す様に
演算プロセッサ２４〜２７の各々に１対１に対応するプ
ロセッサ番号４ビツトと、レジスタ３の論理アドレスの
部分空間番号に対応する部分空間番号を保持している。
クトリ５〜７は各々アドレス変換部１７〜１９とセット
になっており、ディレクトリ４〜７は第３図に示す様に
演算プロセッサ２４〜２７の各々に１対１に対応するプ
ロセッサ番号４ビツトと、レジスタ３の論理アドレスの
部分空間番号に対応する部分空間番号を保持している。
さらにここでの論理アドレスは第４図に示す様に３０ビ
ツトのアドレスとし、部分空間番号１０ビツト、ページ
番号１０ビツト、ページ内アドレス１０ビットとする。
ツトのアドレスとし、部分空間番号１０ビツト、ページ
番号１０ビツト、ページ内アドレス１０ビットとする。
レジスタ３からの論理アドレスのページ番号は線３０２
を介し、アドレス変換部１６〜１９に送り、アドレス変
換部１６〜１９は該当するテーブル内のアドレスを読出
し、線１ｅｏｔ、１７０１．１８０１．１９０１を介し
、選択器２１に送る。
を介し、アドレス変換部１６〜１９に送り、アドレス変
換部１６〜１９は該当するテーブル内のアドレスを読出
し、線１ｅｏｔ、１７０１．１８０１．１９０１を介し
、選択器２１に送る。
制御部２０はレジスタ３からのリクエストコードを線３
０５より受けると記憶部１へのアクセスと判断すると線
１２０１．１３０１，１４０１゜１５０１からの一致結
果を調べ一致した比較器１２〜１５に対応するアドレス
変換部１６〜１９のアドレスを選択するように線２００
１を介し選択器２１を選択し、信号線２１０１を介し、
レジスタ２２にセットする。同時にレジスタ３のページ
内アドレスも線３０４を介しレジスタ２２にセットする
。これでレジスタ３の論理アドレスは物理アドレスとし
てレジスタ２２にセットされたことになり、線２２０１
を介し、記憶部１へのアクセスを行なう。
０５より受けると記憶部１へのアクセスと判断すると線
１２０１．１３０１，１４０１゜１５０１からの一致結
果を調べ一致した比較器１２〜１５に対応するアドレス
変換部１６〜１９のアドレスを選択するように線２００
１を介し選択器２１を選択し、信号線２１０１を介し、
レジスタ２２にセットする。同時にレジスタ３のページ
内アドレスも線３０４を介しレジスタ２２にセットする
。これでレジスタ３の論理アドレスは物理アドレスとし
てレジスタ２２にセットされたことになり、線２２０１
を介し、記憶部１へのアクセスを行なう。
次にディレクトリ４〜７及びアドレス変換部１６〜１９
へのアドレス変換テーブルの登録について説明する。
へのアドレス変換テーブルの登録について説明する。
演算プロセッサ２５から部分空間番号“２０”のアドレ
ス変換テーブルをロードする場合、演算プロセッサ２５
から線２５０１を介し、プロセッサ番号と部分空間番号
“２０”及び論理アドレスがリクエストコードと伴に選
択器２で選択されレジスタ３にセットされる。レジスタ
３の構成は第５図であり、ここでの部分空間番号は論理
アドレスの部分空間番号と同一ビット位置のものではあ
るがアドレス変換テーブルに登録すべき部分空間番号を
示しており、この時の論理アドレスとは別である。この
時の論理アドレスは、記憶部１からアドレス変換部１６
〜１９に登録すべきアドレス変換テーブルの読出しの先
頭アドレスを示している。また、この時の記憶部へのア
クセスではアドレス変換は行なわない。このため、アド
レス変換テーブル読出しのための記憶部１へのアクセス
で使用するアドレスは、レジスタ３の論理アドレスの部
分空間番号とページ番号が線３０３を介し、選択器２１
で選択されレジスタ２２にセットされると共にレジスタ
３の論理アドレスのページ内アドレスは線３０４を介し
レジスタ２２にセットされることで論理アドレスをレジ
スタ２２に直接セットし、記憶部１からのアドレス変換
テーブルの読出しが行なわれる。論理アドレスの構成か
ら部分空間ごとにページ番号１０ビツトにあたる１０２
４ページ分の情報を記憶部１から読み出すが、これらの
アドレスは全て演算プロセッサ側で生成され、常時レジ
スタ３に論理アドレスのみセットしていくもとである。
ス変換テーブルをロードする場合、演算プロセッサ２５
から線２５０１を介し、プロセッサ番号と部分空間番号
“２０”及び論理アドレスがリクエストコードと伴に選
択器２で選択されレジスタ３にセットされる。レジスタ
３の構成は第５図であり、ここでの部分空間番号は論理
アドレスの部分空間番号と同一ビット位置のものではあ
るがアドレス変換テーブルに登録すべき部分空間番号を
示しており、この時の論理アドレスとは別である。この
時の論理アドレスは、記憶部１からアドレス変換部１６
〜１９に登録すべきアドレス変換テーブルの読出しの先
頭アドレスを示している。また、この時の記憶部へのア
クセスではアドレス変換は行なわない。このため、アド
レス変換テーブル読出しのための記憶部１へのアクセス
で使用するアドレスは、レジスタ３の論理アドレスの部
分空間番号とページ番号が線３０３を介し、選択器２１
で選択されレジスタ２２にセットされると共にレジスタ
３の論理アドレスのページ内アドレスは線３０４を介し
レジスタ２２にセットされることで論理アドレスをレジ
スタ２２に直接セットし、記憶部１からのアドレス変換
テーブルの読出しが行なわれる。論理アドレスの構成か
ら部分空間ごとにページ番号１０ビツトにあたる１０２
４ページ分の情報を記憶部１から読み出すが、これらの
アドレスは全て演算プロセッサ側で生成され、常時レジ
スタ３に論理アドレスのみセットしていくもとである。
制御部２０は、レジスタ３のリクエストコードヨリ、ア
ドレス変換部１６〜１９へのアドレス変換テーブルの登
録処理であることを知ると、比較部１２〜１５に対し、
ディレクトリ４〜７に未使用のものがあるかを調べる（
比較部１２は第６図に示すように構成してあり、比較部
１３〜１５も同様の構成である）。このため制御部２０
は選択器１２１０で“０”を選択し、ディレクトリ４か
らのプロセッサ番号と比較する。比較器１２１１はレジ
スタ３のプロセッサ番号とディレクトリ４のプロセッサ
番号との一致を調べるための比較器である。ここで選択
器１２１０からの値“０”とディレクトリ４からのプロ
セッサ番号とを比較し、一致することはディレクトリ４
からのプロセッサ番号（第３図のピッ）Ｏ−３）が全て
“０”であり、未使用状態であることを示している。
ドレス変換部１６〜１９へのアドレス変換テーブルの登
録処理であることを知ると、比較部１２〜１５に対し、
ディレクトリ４〜７に未使用のものがあるかを調べる（
比較部１２は第６図に示すように構成してあり、比較部
１３〜１５も同様の構成である）。このため制御部２０
は選択器１２１０で“０”を選択し、ディレクトリ４か
らのプロセッサ番号と比較する。比較器１２１１はレジ
スタ３のプロセッサ番号とディレクトリ４のプロセッサ
番号との一致を調べるための比較器である。ここで選択
器１２１０からの値“０”とディレクトリ４からのプロ
セッサ番号とを比較し、一致することはディレクトリ４
からのプロセッサ番号（第３図のピッ）Ｏ−３）が全て
“０”であり、未使用状態であることを示している。
比較器１２１１からの結果は、選択器１２１４で選択さ
れ線１２０１を介し制御部２０へ送られる（比較器１２
１２はレジスタ３の論理アドレスの部分空間番号と、デ
ィレクトリ４の部分空間番号の一致を調べるためのもの
であり記憶部１への通常アクセス時に使用される。この
時は比較器１２１１と１２１２の結果がアンドゲート１
２１３で論理積をとり、選択器１２１４で選択されて線
１２０１に送られる）。制御部２０は比較部１３〜１５
に対しても同様の処理を指示し、結果を線１３０１．１
４０１．１５０１を介して受は取る。ここでディレクト
リ４が未使用であったとする。
れ線１２０１を介し制御部２０へ送られる（比較器１２
１２はレジスタ３の論理アドレスの部分空間番号と、デ
ィレクトリ４の部分空間番号の一致を調べるためのもの
であり記憶部１への通常アクセス時に使用される。この
時は比較器１２１１と１２１２の結果がアンドゲート１
２１３で論理積をとり、選択器１２１４で選択されて線
１２０１に送られる）。制御部２０は比較部１３〜１５
に対しても同様の処理を指示し、結果を線１３０１．１
４０１．１５０１を介して受は取る。ここでディレクト
リ４が未使用であったとする。
制御部２０は線１２０１を介し、ディレクトリ４が未使
用であることを知るとレジスタ３のプロセッサ番号（こ
の場合演算プロセッサ２５からのリクエストである為“
０１００”がセットされている）と部分空間番号（第５
図のピッ）２０−２９で“２０”とは“ｏｏｏｏｏｉｏ
ｔｏｏ”がセットされている）をディレクトリ４にセッ
トする。さらに記憶部１から読出されたアドレス変換テ
ーブルは線１０１を介しレジスタ８にセットさレル。レ
ジスタ８は毎マシンサイクルごとに記憶部１からアドレ
ス変換テーブル情報を受はアドレス変換部１６に送る。
用であることを知るとレジスタ３のプロセッサ番号（こ
の場合演算プロセッサ２５からのリクエストである為“
０１００”がセットされている）と部分空間番号（第５
図のピッ）２０−２９で“２０”とは“ｏｏｏｏｏｉｏ
ｔｏｏ”がセットされている）をディレクトリ４にセッ
トする。さらに記憶部１から読出されたアドレス変換テ
ーブルは線１０１を介しレジスタ８にセットさレル。レ
ジスタ８は毎マシンサイクルごとに記憶部１からアドレ
ス変換テーブル情報を受はアドレス変換部１６に送る。
アドレス変換部１６は第７図に示すように構成されてお
り、レジスタ８にデータがセットされるとカウントレジ
スタ１６１０が“０”にセットされ選択器１６１１で選
択されアドレス変換テーブル１６１２への書込みアドレ
スとして送られ、レジスタ８からのアドレス変換テーブ
ル情報を書込む。また、カウントレジスタ１６１０は毎
マシンサイクルごとに＋１された値をセットする。
り、レジスタ８にデータがセットされるとカウントレジ
スタ１６１０が“０”にセットされ選択器１６１１で選
択されアドレス変換テーブル１６１２への書込みアドレ
スとして送られ、レジスタ８からのアドレス変換テーブ
ル情報を書込む。また、カウントレジスタ１６１０は毎
マシンサイクルごとに＋１された値をセットする。
アドレス変換部１７〜１９もアドレス変換部１Ｂと同じ
構成である。
構成である。
最後にディレクトリ４〜７及びアドレス変換部１６〜１
９からの登録の削除である。これは処理としてはディレ
クトリ４〜７のプロセッサ番号をリセットすることによ
り行なわれるディレクトリ４のプロセッサ番号が“１０
００”で部分空間番号が“０００００００００１”、デ
ィレクトリ５が各々“１０００″、”００００００１１
１１”ディレクトリ６が“００１０”、”ｏｏｏｏｏ。
９からの登録の削除である。これは処理としてはディレ
クトリ４〜７のプロセッサ番号をリセットすることによ
り行なわれるディレクトリ４のプロセッサ番号が“１０
００”で部分空間番号が“０００００００００１”、デ
ィレクトリ５が各々“１０００″、”００００００１１
１１”ディレクトリ６が“００１０”、”ｏｏｏｏｏ。
０００１”、デイレクトリフが“０００１”、′０００
００００００１”である場合に、演算プロセッサ２４か
ら部分空間番号“ｏｏｏｏｏｏｏ。
００００００１”である場合に、演算プロセッサ２４か
ら部分空間番号“ｏｏｏｏｏｏｏ。
Ｏｌ”のアドレス変換部のクリアを行なう場合を考える
。
。
演算プロセッサ２４はリクエストコードと部分空間番号
及びプロセッサ番号を線２４０１を介し選択器２を経て
レジスタ３のビットＯ〜２９に各々セットされる。レジ
スタ３から命令コードが制御部２０１に送られると制御
部２０はアドレス変換部１６〜１９のテーブルの削除を
する為、該当するディレクトリ４〜７からプロセッサ番
号を削除するため、線３０１よりプロセッサ番号“１０
００”と部分空間番号“ｏｏｏｏｏｏｏｏｏ ｉ”を比
較器１２〜１５に送る。比較器１２〜１５は、線３０１
からのプロセッサ番号９部公吏間番号が、ディレクトリ
４〜７のプロセッサ番号及び部分空間番号のどれと一致
しているかを調べる。この場合、ディレクトリ４の内容
が一致している為、線１２０１から一致を知らせる。こ
れにより制御部２０はディレクトリ４のプロセッサ番号
を“０Ｏ００”として処理を終了する。
及びプロセッサ番号を線２４０１を介し選択器２を経て
レジスタ３のビットＯ〜２９に各々セットされる。レジ
スタ３から命令コードが制御部２０１に送られると制御
部２０はアドレス変換部１６〜１９のテーブルの削除を
する為、該当するディレクトリ４〜７からプロセッサ番
号を削除するため、線３０１よりプロセッサ番号“１０
００”と部分空間番号“ｏｏｏｏｏｏｏｏｏ ｉ”を比
較器１２〜１５に送る。比較器１２〜１５は、線３０１
からのプロセッサ番号９部公吏間番号が、ディレクトリ
４〜７のプロセッサ番号及び部分空間番号のどれと一致
しているかを調べる。この場合、ディレクトリ４の内容
が一致している為、線１２０１から一致を知らせる。こ
れにより制御部２０はディレクトリ４のプロセッサ番号
を“０Ｏ００”として処理を終了する。
上述した従来の情報処理装置は、各演算プロセッサが必
要とするアドレス変換テーブルをその演算プロセッサが
アドレス変換部ヘロードし、不用となった時も、その演
算プロセッサが削除するように命令を発行しているので
、アドレス変換テーブルを使用中の演算プロセッサがそ
のアドレス変換テーブルをクリアせずに異常を起こして
ダウンしてしまうと、他の演算プロセッサが使用できる
はずのアドレス変換部を使用不可能なままにしてしまい
、アドレス変換テーブルの使用効率が非常に悪くなり、
多くのアドレス変換テーブルの登録処理が多くなり、そ
れに伴なってオーバーヘッドも大きくなり、システムの
性能低下をまねくという欠点があった。
要とするアドレス変換テーブルをその演算プロセッサが
アドレス変換部ヘロードし、不用となった時も、その演
算プロセッサが削除するように命令を発行しているので
、アドレス変換テーブルを使用中の演算プロセッサがそ
のアドレス変換テーブルをクリアせずに異常を起こして
ダウンしてしまうと、他の演算プロセッサが使用できる
はずのアドレス変換部を使用不可能なままにしてしまい
、アドレス変換テーブルの使用効率が非常に悪くなり、
多くのアドレス変換テーブルの登録処理が多くなり、そ
れに伴なってオーバーヘッドも大きくなり、システムの
性能低下をまねくという欠点があった。
本発明の情報処理装置は、論理アドレスの部分空間番号
と該アドレス変換テーブルへのアクセス可能な前記プロ
セッサを示すアクセス可能プロセッサ指示ビットとでア
ドレス変換テーブルを管理するディレクトリをアドレス
変換テーブル対応に備えたアドレス変換テーブル管理手
段と、アドレス変換テーブルの内容更新のために前記ア
ドレス変換テーブル管理手段への更新制御を行なうアド
レス変換テーブル制御手段と、プロセッサが稼働可能で
あることを管理するプロセッサ管理手段と、プロセッサ
からの指示により前記プロセッサ管理手段で示される稼
働可能なプロセッサに対し、特定のプロセッサを前記ア
ドレス変換テーブル管理手段から削除するための強制ク
リア指示手段と該強制クリア指示手段により前記プロセ
ッサが前記アドレス変換テーブル制御手段にディレクト
リクリアリクエストを発行する強制制御手段と、前記プ
ロセッサ管理手段がシステムプロセッサに対し、アドレ
ス変換テーブル管理手段から特定のプロセッサを削除す
るための第２の強制クリア指示手段と、前記システムプ
ロセッサから前記第２の強制クリア指示手段にしたがい
前記アドレス変換テーブル管理手段から特定プロセッサ
の削除を前記アドレス変換テーブル制御手段に要求する
第２の強制制御手段と 前記プロセッサ管理手段が前記プロセッサから前記アド
レス変換テーブル管理手段からの削除要求を受けると前
記プロセッサ管理手段が前記アドレス変換テーブル制御
手段に対し、前記アドレス変換テーブルの特定のプロセ
ッサを削除するように指示する第３の強制制御手段とを
有している。
と該アドレス変換テーブルへのアクセス可能な前記プロ
セッサを示すアクセス可能プロセッサ指示ビットとでア
ドレス変換テーブルを管理するディレクトリをアドレス
変換テーブル対応に備えたアドレス変換テーブル管理手
段と、アドレス変換テーブルの内容更新のために前記ア
ドレス変換テーブル管理手段への更新制御を行なうアド
レス変換テーブル制御手段と、プロセッサが稼働可能で
あることを管理するプロセッサ管理手段と、プロセッサ
からの指示により前記プロセッサ管理手段で示される稼
働可能なプロセッサに対し、特定のプロセッサを前記ア
ドレス変換テーブル管理手段から削除するための強制ク
リア指示手段と該強制クリア指示手段により前記プロセ
ッサが前記アドレス変換テーブル制御手段にディレクト
リクリアリクエストを発行する強制制御手段と、前記プ
ロセッサ管理手段がシステムプロセッサに対し、アドレ
ス変換テーブル管理手段から特定のプロセッサを削除す
るための第２の強制クリア指示手段と、前記システムプ
ロセッサから前記第２の強制クリア指示手段にしたがい
前記アドレス変換テーブル管理手段から特定プロセッサ
の削除を前記アドレス変換テーブル制御手段に要求する
第２の強制制御手段と 前記プロセッサ管理手段が前記プロセッサから前記アド
レス変換テーブル管理手段からの削除要求を受けると前
記プロセッサ管理手段が前記アドレス変換テーブル制御
手段に対し、前記アドレス変換テーブルの特定のプロセ
ッサを削除するように指示する第３の強制制御手段とを
有している。
更に、本発明の情報処理装置は複数個のプロセッサから
なり、部分空間番号、ページ番号とページ内アドレスで
構成した論理アドレスを物理アドレスに変換するアドレ
ス変換テーブルを複数個備え、かつ、前記プロセッサが
記憶部を共有した情報処理装置において、 前記論理アドレスの部分空間番号と該アドレス変換テー
ブルへのアクセス可能な前記プロセッサを示すアクセス
可能プロセッサ指示ビットとて前記アドレス変換テーブ
ルを管理するディレクトリを前記アドレス変換テーブル
対応に備えたアドレス変換テーブル管理手段と前記アド
レス変換テーブルの内容更新のために前記アドレス変換
テーブル管理手段への更新制御を行なうアドレス変換テ
ーブル制御手段と前記プロセッサが稼働可能であること
を管理するプロセッサ管理手段とを有し、 システム全体を管理するためのシステム制御プロセッサ
と 前記プロセッサ管理手段が前記システム制御プロセッサ
に対し、アドレス変換テーブル管理手段から特定プロセ
ッサを削除するための強制クリア指示手段と前記システ
ムプロセッサから前記強制クリア指示手段にしたがい前
記アドレス変換テーブル管理手段から特定プロセッサの
削除を前記アドレス変換テーブル制御手段に要求する強
制制御手段とを有している。
なり、部分空間番号、ページ番号とページ内アドレスで
構成した論理アドレスを物理アドレスに変換するアドレ
ス変換テーブルを複数個備え、かつ、前記プロセッサが
記憶部を共有した情報処理装置において、 前記論理アドレスの部分空間番号と該アドレス変換テー
ブルへのアクセス可能な前記プロセッサを示すアクセス
可能プロセッサ指示ビットとて前記アドレス変換テーブ
ルを管理するディレクトリを前記アドレス変換テーブル
対応に備えたアドレス変換テーブル管理手段と前記アド
レス変換テーブルの内容更新のために前記アドレス変換
テーブル管理手段への更新制御を行なうアドレス変換テ
ーブル制御手段と前記プロセッサが稼働可能であること
を管理するプロセッサ管理手段とを有し、 システム全体を管理するためのシステム制御プロセッサ
と 前記プロセッサ管理手段が前記システム制御プロセッサ
に対し、アドレス変換テーブル管理手段から特定プロセ
ッサを削除するための強制クリア指示手段と前記システ
ムプロセッサから前記強制クリア指示手段にしたがい前
記アドレス変換テーブル管理手段から特定プロセッサの
削除を前記アドレス変換テーブル制御手段に要求する強
制制御手段とを有している。
更に又、本発明の情報処理装置は、複数個のプロセッサ
からなり、部分空間番号、ページ番号とページ内アドレ
スで構成した論理アドレスを物理アドレスに変換するア
ドレス変換テーブルを複数個備え、かつ、前記プロセッ
サが記憶部を共有した情報処理装置において、 前記論理アドレスの部分空間番号と該アドレス変換テー
ブルへのアクセス可能な前記プロセッサを示すアクセス
可能プロセッサ指示ビットとで前記アドレス変換テーブ
ルを管理するディレクトリを前記アドレス変換テーブル
対応に備えたアドレス変換テーブル管理手段と、前記ア
ドレス変換テーブルの内容更新のために前記アドレス変
換テーブル管理手段への更新制御を行なうアドレス変換
テーブル制御手段と前記プロセッサが稼働可能であるこ
とを管理するプロセッサ管理手段とを有し、 該プロセッサ管理手段が前記プロセッサから前記アドレ
ス変換テーブル管理手段からの削除要求を受けると前記
プロセッサ管理手段が前記アドレス変換テーブル制御手
段に対し、前記アドレス変換テーブル管理手段の特定の
プロセッサを削除するように指示する強制制御手段とを
育している。
からなり、部分空間番号、ページ番号とページ内アドレ
スで構成した論理アドレスを物理アドレスに変換するア
ドレス変換テーブルを複数個備え、かつ、前記プロセッ
サが記憶部を共有した情報処理装置において、 前記論理アドレスの部分空間番号と該アドレス変換テー
ブルへのアクセス可能な前記プロセッサを示すアクセス
可能プロセッサ指示ビットとで前記アドレス変換テーブ
ルを管理するディレクトリを前記アドレス変換テーブル
対応に備えたアドレス変換テーブル管理手段と、前記ア
ドレス変換テーブルの内容更新のために前記アドレス変
換テーブル管理手段への更新制御を行なうアドレス変換
テーブル制御手段と前記プロセッサが稼働可能であるこ
とを管理するプロセッサ管理手段とを有し、 該プロセッサ管理手段が前記プロセッサから前記アドレ
ス変換テーブル管理手段からの削除要求を受けると前記
プロセッサ管理手段が前記アドレス変換テーブル制御手
段に対し、前記アドレス変換テーブル管理手段の特定の
プロセッサを削除するように指示する強制制御手段とを
育している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す。第１図において
、１は記憶部、２’、２１は選択器、３゜８〜１１．２
２はレジスタ、４〜７はディレクトリ、１２〜１５は比
較部、１６〜１９はアドレス変換部、２０′は制御部、
２４〜２７は演算プロセッサ、２８はプロセッサ管理部
、２９は制御プロセッサ、３０〜３３はディレクトリ更
新部である。
、１は記憶部、２’、２１は選択器、３゜８〜１１．２
２はレジスタ、４〜７はディレクトリ、１２〜１５は比
較部、１６〜１９はアドレス変換部、２０′は制御部、
２４〜２７は演算プロセッサ、２８はプロセッサ管理部
、２９は制御プロセッサ、３０〜３３はディレクトリ更
新部である。
なお、第２図と同一番号のものは同じ機能をするもので
あり、番号に′のついたものは第２図の従来技術より機
能が付加されたものである。
あり、番号に′のついたものは第２図の従来技術より機
能が付加されたものである。
ここで記憶部１へのアクセス及びディレクトリ４〜７．
アドレス変換部１６〜１９に対する登録及び削除の処理
は従来技術と同じである。
アドレス変換部１６〜１９に対する登録及び削除の処理
は従来技術と同じである。
これより、演算プロセッサ２４〜２７のどれかが異常を
起こした場合のディレクトリ４〜７からのアドレス変換
テーブルの削除について示す。
起こした場合のディレクトリ４〜７からのアドレス変換
テーブルの削除について示す。
演算プロセッサ２４〜２７において異常が検出されると
線２４０２．２５０２．２８０２．２７０２を介しプロ
セッサ管理部２８に報告される。
線２４０２．２５０２．２８０２．２７０２を介しプロ
セッサ管理部２８に報告される。
プロセッサ管理部２８は演算プロセッサ２４〜２７から
の異常報告を受けると、異常を起こしたプロセッサ番号
と稼働可能なプロセッサを管理するプロセッサ管理レジ
スタ２８１０とチエツクする。
の異常報告を受けると、異常を起こしたプロセッサ番号
と稼働可能なプロセッサを管理するプロセッサ管理レジ
スタ２８１０とチエツクする。
第９図はプロセッサ管理部の構成を示す図であり、演算
プロセッサ２４〜２７から線２４０２゜２５０２．２８
０２．２７０２を介して送られた異常報告はプロセッサ
管理レジスタ２８１０から現在稼働可能であるプロセッ
サを知ることができ、アドレス変換テーブルの強制クリ
アを行なうための強制クリアリクエスト送出部２８３０
によって強制クリアのリクエストを送出するための演算
プロセッサ２４〜２７を決定し、線２８０３〜２８０６
を介し異常を起こしたプロセッサのプロセッサ番号とデ
ィレクトリのクリア処理のためのリクエストを送出する
。ここでディレクトリのクリア処理を行なう演算プロセ
ッサ２４〜２７の決定は、プロセッサ管理レジスタ２８
１０で示され・る稼働可能なプロセッサで、一番手さい
プロセッサ番号を持つものが選ばれる。
プロセッサ２４〜２７から線２４０２゜２５０２．２８
０２．２７０２を介して送られた異常報告はプロセッサ
管理レジスタ２８１０から現在稼働可能であるプロセッ
サを知ることができ、アドレス変換テーブルの強制クリ
アを行なうための強制クリアリクエスト送出部２８３０
によって強制クリアのリクエストを送出するための演算
プロセッサ２４〜２７を決定し、線２８０３〜２８０６
を介し異常を起こしたプロセッサのプロセッサ番号とデ
ィレクトリのクリア処理のためのリクエストを送出する
。ここでディレクトリのクリア処理を行なう演算プロセ
ッサ２４〜２７の決定は、プロセッサ管理レジスタ２８
１０で示され・る稼働可能なプロセッサで、一番手さい
プロセッサ番号を持つものが選ばれる。
演算プロセッサ２４〜２７はプロセッサ管理部２８から
ディレクトリのクリア指示を受けると、異常を起こした
プロセッサのプロセッサ番号トディレクトリのクリアの
ためのリクエストコードを線２４０１，２５０１．２６
０１．２７０１を介し、選択器で選択されレジスタ３に
セットされる。レジスタ３は第５図に示されるビット０
−１５にリクエストコードを、ビット１６−１９にプロ
セッサ番号をセットし、ビット２ｏ以降は“０”となる
。
ディレクトリのクリア指示を受けると、異常を起こした
プロセッサのプロセッサ番号トディレクトリのクリアの
ためのリクエストコードを線２４０１，２５０１．２６
０１．２７０１を介し、選択器で選択されレジスタ３に
セットされる。レジスタ３は第５図に示されるビット０
−１５にリクエストコードを、ビット１６−１９にプロ
セッサ番号をセットし、ビット２ｏ以降は“０”となる
。
レジスタ３は線３０５を介し命令コードを制御部２０′
に送る。制御部２０’はディレクトリ４〜７に対する制
御プロセッサ２９がらのプロセッサ番号の削除処理を通
常の削除処理とは異なり、レジスタ３のプロセッサ番号
とディレクトリ４〜７のプロセッサ番号とのみ一致チェ
ックを行ない部分空間番号はチエツクしない。
に送る。制御部２０’はディレクトリ４〜７に対する制
御プロセッサ２９がらのプロセッサ番号の削除処理を通
常の削除処理とは異なり、レジスタ３のプロセッサ番号
とディレクトリ４〜７のプロセッサ番号とのみ一致チェ
ックを行ない部分空間番号はチエツクしない。
比較部１２は、線３０１からのプロセッサ番号とディレ
クトリ４のプロセッサ番号との一致を比較器１２１１で
調べ、アントゲ−）１２１３を介さず直接選択器１２１
４で選択され制御部２０′に報告する。比較部１３〜１
５も同様に処理を行ない制御部２０′に報告する。
クトリ４のプロセッサ番号との一致を比較器１２１１で
調べ、アントゲ−）１２１３を介さず直接選択器１２１
４で選択され制御部２０′に報告する。比較部１３〜１
５も同様に処理を行ない制御部２０′に報告する。
同時にディレクトリ４〜７のプロセッサ番号は線４０１
，５０１，８０１，７０１を介し、デイレクト、り更新
部３０〜３３に送られると共にディレクトリ更新部３０
〜３３に対し、レジスタ３から線３０６を介し、異常を
起こしたプロセッサのプロセッサ番号が送られる。
，５０１，８０１，７０１を介し、デイレクト、り更新
部３０〜３３に送られると共にディレクトリ更新部３０
〜３３に対し、レジスタ３から線３０６を介し、異常を
起こしたプロセッサのプロセッサ番号が送られる。
ディレクトリ更新部３０〜３３は、ディレクトリ４〜７
からのプロセッサ番号からレジスタ３のプロセッサ番号
をリセットして線３００１，３１０１．３２０１，３３
０１を介しディレクトリ４〜７に送られる。
からのプロセッサ番号からレジスタ３のプロセッサ番号
をリセットして線３００１，３１０１．３２０１，３３
０１を介しディレクトリ４〜７に送られる。
第８図はディレクトリ更新部３０を示す。第８図におい
て、線３０６からのプロセッサ番号でレジスタ３のビッ
ト１６はインバータ３０１０に、ビット１７はインバー
タ３０１１に、ビット１８はインバータ３０１２に、ビ
ット１９はインバータ３０１３に送られ正負が反転され
、それぞれアンドゲート３０１４〜３０１７に送られる
。線４０１からのプロセッサ番号は、ディレクトリ４の
ビットＯがアンドゲート３０１４に、ビット１がアンド
ゲート３０１５に、ビット２がアントゲ−）３０１６に
、ビット３がアンドゲート３０１７に送られ、それぞれ
が論理積をとり線３００１に送られる。ディレクトリ更
新部３１〜３３はディレクトリ更新部３０と同じ構成で
ある。
て、線３０６からのプロセッサ番号でレジスタ３のビッ
ト１６はインバータ３０１０に、ビット１７はインバー
タ３０１１に、ビット１８はインバータ３０１２に、ビ
ット１９はインバータ３０１３に送られ正負が反転され
、それぞれアンドゲート３０１４〜３０１７に送られる
。線４０１からのプロセッサ番号は、ディレクトリ４の
ビットＯがアンドゲート３０１４に、ビット１がアンド
ゲート３０１５に、ビット２がアントゲ−）３０１６に
、ビット３がアンドゲート３０１７に送られ、それぞれ
が論理積をとり線３００１に送られる。ディレクトリ更
新部３１〜３３はディレクトリ更新部３０と同じ構成で
ある。
制御部２０’は比較部１２〜１５で一致を報告したディ
レクトリ４〜７に対し、ディレクトリ更新部３０〜３３
からのデータを取り込むようにセット信号を送りセット
することで処理を終了する。
レクトリ４〜７に対し、ディレクトリ更新部３０〜３３
からのデータを取り込むようにセット信号を送りセット
することで処理を終了する。
これにより、ディレクトリ４のプロセッサ番号に“０１
００”がディレクトリ５〜７のブロセッサ番号にはそれ
ぞれ“１ｏｏｏ”、“１１００”“００１０”がセット
されていて、全ての演算フロセッサが稼働可能な状態す
なわちプロセッサ管理部２８１０が“１１１１”の状態
において波調プロセッサ２５から異常が起こった場合に
ついて説明する。
００”がディレクトリ５〜７のブロセッサ番号にはそれ
ぞれ“１ｏｏｏ”、“１１００”“００１０”がセット
されていて、全ての演算フロセッサが稼働可能な状態す
なわちプロセッサ管理部２８１０が“１１１１”の状態
において波調プロセッサ２５から異常が起こった場合に
ついて説明する。
演算プロセッサ２５から異常が検出されると、線２５０
２を介しプロセッサ管理部２８に報告する。プロセッサ
管理部２８は演算プロセッサ２５に異常があることを知
らされると、プロセッサ１理部２８１０の状態“１１１
１”と演算プロセッサ２４〜２７からの異常報告“０１
００”からディレクトリのクリア処理のプロセッサ番号
を決定すべく強制クリアリクエスト送出部２８３０で処
理する。
２を介しプロセッサ管理部２８に報告する。プロセッサ
管理部２８は演算プロセッサ２５に異常があることを知
らされると、プロセッサ１理部２８１０の状態“１１１
１”と演算プロセッサ２４〜２７からの異常報告“０１
００”からディレクトリのクリア処理のプロセッサ番号
を決定すべく強制クリアリクエスト送出部２８３０で処
理する。
強制クリアリクエスト部２８３０は、プロセッサ管理部
２８１０からのプロセッサ状態を線２８５０〜２８５３
を介し、アントゲ−）２８１１〜２８１４に“１”を取
りこむ。
２８１０からのプロセッサ状態を線２８５０〜２８５３
を介し、アントゲ−）２８１１〜２８１４に“１”を取
りこむ。
アンドゲート２８１１は線２８５０の“１”と線２４０
２からの“０”の反転“１”を取り込みアンドゲート２
８１９に“１”を、アンドゲート２８１２は線２８５１
の“１”と線２５０２からの“１”の反転“０”を取り
込みアンドゲート２８２０に“０”を、アンドゲート２
８１３は線２８５２の“１”と線２６ｏ２からの“０”
の反転“１”を取り込みアンドゲート２８２１に“１”
を、アンドゲート２８１４は線２８５３の“工”と線２
７０２からの“０”の反転“１”を取り込みアンドゲー
ト２８２２に“１”を送る。また、オアゲート２８１５
は線２５０２．２８０２．２７０２から“１”、′０”
ｕｏ”を受はアンドゲート２８１９に“ｌ”を、オ
アゲー）２８１Ｂは線２４０２，２６０２．２７０２か
ら“０”“０”Ｏ”を受はアンドゲート２８２ｏに“０
”を、オアゲート２８１７は線２４０２，２５０２．２
７０２から“Ｏ”、”１”０”を受はアンドゲート２８
２１に“１”を、オアゲート２８１８は線２４０２，２
５０２．２８０２から“Ｏ”１”、′０”を受はアンド
ゲート２８２２に“１”を送る。アンドゲート２８１９
はアンドゲート２８１１からの“１”とオアゲート２８
１５からの“１”により線２８０３に“１”を線２８５
４を介し、アンドゲート２８２３〜２８２５に“Ｏ”を
、アンドゲート２８２０はアンドゲート２８１２からの
“Ｏ”とオアゲート２８１６からの“Ｏ”により線２８
５５によりアンドゲート２８２３に“０”を線２８Ｓ６
を介し、アンドゲート２８２４．２８２５に“１”を送
り、アンドゲート２８２１はアンドゲート２８１３がら
の“１″とオアゲート２８１７からの“１”により線２
８５７を介し、アンドゲート２８２４に“１″を、線２
８５８を介し、アンドゲート２８２５に“０″を送り、
アンドゲート２８２２は、アンドゲート２８１４からの
１”とオアゲート２８１８からの“１”により線２８５
９を介し、アンドゲート２８２５に“１”を送る。
２からの“０”の反転“１”を取り込みアンドゲート２
８１９に“１”を、アンドゲート２８１２は線２８５１
の“１”と線２５０２からの“１”の反転“０”を取り
込みアンドゲート２８２０に“０”を、アンドゲート２
８１３は線２８５２の“１”と線２６ｏ２からの“０”
の反転“１”を取り込みアンドゲート２８２１に“１”
を、アンドゲート２８１４は線２８５３の“工”と線２
７０２からの“０”の反転“１”を取り込みアンドゲー
ト２８２２に“１”を送る。また、オアゲート２８１５
は線２５０２．２８０２．２７０２から“１”、′０”
ｕｏ”を受はアンドゲート２８１９に“ｌ”を、オ
アゲー）２８１Ｂは線２４０２，２６０２．２７０２か
ら“０”“０”Ｏ”を受はアンドゲート２８２ｏに“０
”を、オアゲート２８１７は線２４０２，２５０２．２
７０２から“Ｏ”、”１”０”を受はアンドゲート２８
２１に“１”を、オアゲート２８１８は線２４０２，２
５０２．２８０２から“Ｏ”１”、′０”を受はアンド
ゲート２８２２に“１”を送る。アンドゲート２８１９
はアンドゲート２８１１からの“１”とオアゲート２８
１５からの“１”により線２８０３に“１”を線２８５
４を介し、アンドゲート２８２３〜２８２５に“Ｏ”を
、アンドゲート２８２０はアンドゲート２８１２からの
“Ｏ”とオアゲート２８１６からの“Ｏ”により線２８
５５によりアンドゲート２８２３に“０”を線２８Ｓ６
を介し、アンドゲート２８２４．２８２５に“１”を送
り、アンドゲート２８２１はアンドゲート２８１３がら
の“１″とオアゲート２８１７からの“１”により線２
８５７を介し、アンドゲート２８２４に“１″を、線２
８５８を介し、アンドゲート２８２５に“０″を送り、
アンドゲート２８２２は、アンドゲート２８１４からの
１”とオアゲート２８１８からの“１”により線２８５
９を介し、アンドゲート２８２５に“１”を送る。
アンドゲート２８２３は線２８５４からの“０”と線２
８５５からの“０”により線２８０４に“０”を、アン
トゲ−）２８２４は線２８５４．２８５６．２８５７か
らの“０”、・“１″ “１”により、！！２８０５に
“Ｏ”を、アンドゲート２８２５は２８５４．２８５６
，２８５８．２８５９からの“Ｏ”、′１”、“Ｏ”、
′１”により線２８０６に“０”を送る。
８５５からの“０”により線２８０４に“０”を、アン
トゲ−）２８２４は線２８５４．２８５６．２８５７か
らの“０”、・“１″ “１”により、！！２８０５に
“Ｏ”を、アンドゲート２８２５は２８５４．２８５６
，２８５８．２８５９からの“Ｏ”、′１”、“Ｏ”、
′１”により線２８０６に“０”を送る。
これにより演算プロセッサ２４に対し、ディレクトリの
クリア処理の指示が送られたことになり、同じに線２８
０３を介し異常を起したプロセッサのプロセッサ番号を
送出する（これは第９図には図示していない）。
クリア処理の指示が送られたことになり、同じに線２８
０３を介し異常を起したプロセッサのプロセッサ番号を
送出する（これは第９図には図示していない）。
演算プロセッサ２４は線２８０３を介してプロセッサ管
理部からブイレフ） ＩＪのクリア指示を受けると、異
常を起こしたプロセッサのプロセッサ番号とディレクト
リのクリアのためのリクエストコードを線２４０１を介
し選択器２′を経てレジスタ３にセットする。
理部からブイレフ） ＩＪのクリア指示を受けると、異
常を起こしたプロセッサのプロセッサ番号とディレクト
リのクリアのためのリクエストコードを線２４０１を介
し選択器２′を経てレジスタ３にセットする。
レジスタ３は制御部２０’にリクエストコードを送ると
共に、線３０１を介し、比較部１２〜１５にプロセッサ
番号“０１００”を送る。比較部１２はディレクトリ４
のプロセッサ番号“ｏ１００”と比較部１３〜１５はデ
ィレクトリ５〜７のプロセッサ番号″１０００”、”ｔ
ｉｏｏ”。
共に、線３０１を介し、比較部１２〜１５にプロセッサ
番号“０１００”を送る。比較部１２はディレクトリ４
のプロセッサ番号“ｏ１００”と比較部１３〜１５はデ
ィレクトリ５〜７のプロセッサ番号″１０００”、”ｔ
ｉｏｏ”。
“００１０”と線３０１からのプロセッサ番号“０１０
０”とを比較し、比較部１２．１４で一致を検出し線１
２０１．１４０１を介し制御部２０′に報告する（ここ
で比較一致とは同一ビットに“１”セットされていれば
一致するものである）。
０”とを比較し、比較部１２．１４で一致を検出し線１
２０１．１４０１を介し制御部２０′に報告する（ここ
で比較一致とは同一ビットに“１”セットされていれば
一致するものである）。
レジスタ３のプロセッサ番号“０１００”は線３０６を
介しディレクトリ更新部３０〜３３に送られる。ディレ
クトリ更新部３０〜３３は線３０６からのプロセッサ番
号“０１００”とディレクトリ４〜７のプロセッサ番号
“０１００”、′１０００”、”１１００”、”ｏｏｉ
ｏ”で一致するビットを“０”に落とす。第８図により
ディレクトリ更新部３０について示すと、線３０６から
のプロセッサ番号“０１００”はインバータ３０１０に
“０”、インバータ３０１１に“１”、インバータ３０
１２に“Ｏ”、インバータ３０１３に“０”が送られ、
アンドゲート３０１４にはそれぞれ“１”、′０”、′
１”、′１”が送られる。線４０１からのプロセッサ番
号“０１００”はアンドゲート３０１４に“Ｏ”、アン
ドゲート３０１５に“１”、アンドゲート３ｏ１６に“
０”、アンドゲート３ｏ１７に“０”が送られアンドゲ
ート３０１４〜３０１７の出力として“０”。
介しディレクトリ更新部３０〜３３に送られる。ディレ
クトリ更新部３０〜３３は線３０６からのプロセッサ番
号“０１００”とディレクトリ４〜７のプロセッサ番号
“０１００”、′１０００”、”１１００”、”ｏｏｉ
ｏ”で一致するビットを“０”に落とす。第８図により
ディレクトリ更新部３０について示すと、線３０６から
のプロセッサ番号“０１００”はインバータ３０１０に
“０”、インバータ３０１１に“１”、インバータ３０
１２に“Ｏ”、インバータ３０１３に“０”が送られ、
アンドゲート３０１４にはそれぞれ“１”、′０”、′
１”、′１”が送られる。線４０１からのプロセッサ番
号“０１００”はアンドゲート３０１４に“Ｏ”、アン
ドゲート３０１５に“１”、アンドゲート３ｏ１６に“
０”、アンドゲート３ｏ１７に“０”が送られアンドゲ
ート３０１４〜３０１７の出力として“０”。
“０”、“Ｏ” ｕＯ”が線３００１に送出される。
同様の処理がディレクトリ更新部３１〜３３で行なわれ
、線３１０１には“１０００”、線３２０１には“１０
００”、線３３ｏ１には“ｏ。
、線３１０１には“１０００”、線３２０１には“１０
００”、線３３ｏ１には“ｏ。
１０”が送出される。
制御部２０′は線１２０１，１４ｏ１からの一致報告に
よりディレクトリ４，６に対しディレクトリ更新部３０
．３２からの結果をセットする様に指示する。
よりディレクトリ４，６に対しディレクトリ更新部３０
．３２からの結果をセットする様に指示する。
したがって、ディレクトリ４のプロセッサ番号は“００
００”、ディレクトリ５〜７の各々は、“１０００”、
”１０００”、”００１０”となり異常を起こしたプロ
セッサ番号はディレクトリ４〜７から全てリセットされ
処理を終了する。
００”、ディレクトリ５〜７の各々は、“１０００”、
”１０００”、”００１０”となり異常を起こしたプロ
セッサ番号はディレクトリ４〜７から全てリセットされ
処理を終了する。
次に、第２の実施例について説明する。
演算プロセッサ２４〜２７において異常が検出されると
第１の実施例同様線２４０２，２５０２゜２Ｅ１０２，
２７０２を介しプロセッサ管理部２８に報告される。プ
ロセッサ管理部２８は演算プロセッサ２４〜２７からの
異常報告を受けると異常を起こしたプロセッサ番号とデ
ィレクトリのクリア処理リクエストを制御プロセッサ２
９に送る。
第１の実施例同様線２４０２，２５０２゜２Ｅ１０２，
２７０２を介しプロセッサ管理部２８に報告される。プ
ロセッサ管理部２８は演算プロセッサ２４〜２７からの
異常報告を受けると異常を起こしたプロセッサ番号とデ
ィレクトリのクリア処理リクエストを制御プロセッサ２
９に送る。
制御プロセッサ２９はプロセッサ管理部２８からのディ
レクトリクリア指示と異常プロセッサ番号が送られると
、ディレクトリ４〜７とアドレス変換部１６〜１９に対
しアドレス変換テーブルの登録の削除を行なうため、リ
クエストコードとプロセッサ番号を線２９０１を介し選
択器２′で選択されレジスタ３にセットされる。レジス
タ３は第５図に示されるビット０−１５にリクエストコ
ードを、ビット１Ｂ−１９にプロセッサ番号をセットシ
、ビット２０以降は“０”となる。
レクトリクリア指示と異常プロセッサ番号が送られると
、ディレクトリ４〜７とアドレス変換部１６〜１９に対
しアドレス変換テーブルの登録の削除を行なうため、リ
クエストコードとプロセッサ番号を線２９０１を介し選
択器２′で選択されレジスタ３にセットされる。レジス
タ３は第５図に示されるビット０−１５にリクエストコ
ードを、ビット１Ｂ−１９にプロセッサ番号をセットシ
、ビット２０以降は“０”となる。
レジスタ３は線３０５を介し命令コードを制御部２０′
に送る。制御部２０’はディレクトリ４〜７に対する制
御プロセッサ２９からのプロセッサ番号の削除処理を通
常の削除処理とは異なり、レジスタ３のプロセッサ番号
とディレクトリ４〜７のプロセッサ番号とのみ一致チェ
ックを行ない部分空間番号はチエツクしない。
に送る。制御部２０’はディレクトリ４〜７に対する制
御プロセッサ２９からのプロセッサ番号の削除処理を通
常の削除処理とは異なり、レジスタ３のプロセッサ番号
とディレクトリ４〜７のプロセッサ番号とのみ一致チェ
ックを行ない部分空間番号はチエツクしない。
比較部１２は、線３０１からのプロセッサ番号とディレ
クトリ４のプロセッサ番号との一致を比較器１２１１で
調べ、アンドゲート１２１３を介さず直接選択器１２１
４で選択され制御部２０’に報告する。比較部１３〜１
５も同様に処理を行ない制御部２０′に報告する。
クトリ４のプロセッサ番号との一致を比較器１２１１で
調べ、アンドゲート１２１３を介さず直接選択器１２１
４で選択され制御部２０’に報告する。比較部１３〜１
５も同様に処理を行ない制御部２０′に報告する。
同時にディレクトリ４〜７のプロセッサ番号は線４０１
，５０１，６０１．７０１を介し、ディレクトリ更新部
３０〜３３に送られると共にディレクトリ更新部３０〜
３３に対し、レジスタ３から線３０６を介し、異常を起
こしたプロセッサのプロセッサ番号が送られる。
，５０１，６０１．７０１を介し、ディレクトリ更新部
３０〜３３に送られると共にディレクトリ更新部３０〜
３３に対し、レジスタ３から線３０６を介し、異常を起
こしたプロセッサのプロセッサ番号が送られる。
ディレクトリ更新部３０〜３３は、ディレクトリ４〜７
からのプロセッサ番号からレジスタ３のプロセッサ番号
をリセットしてｉ！１３００１．３１０１．３２０１．
３３０１を介しディレクトリ４〜７に送られる。
からのプロセッサ番号からレジスタ３のプロセッサ番号
をリセットしてｉ！１３００１．３１０１．３２０１．
３３０１を介しディレクトリ４〜７に送られる。
ディレクトリ更新部３０を第８図に示す。線３０６から
のプロセッサ番号でレジスタ３のビット１６はインバー
タ３０１０に、ビット１７はインバータ３０１１に、ビ
ット１８はインバータ３０１２に、ビット１９はインバ
ータ３０１３に送られ正負が反転され、それぞれアンド
ゲート３０１４〜３０１７に送られる。線４０１からの
プロセッサ番号は、ディレクトリ４のビットＯがアンド
ゲート３０１４に、ビット１がアンドゲート３０１５に
、ビット２がアンドゲート３０１６に、ビット３がアン
ドゲート３０１７に送られ、それぞれが論理積をとり線
３００１に送られる。ディレクトリ更新部３１〜３３は
ディレクトリ更新部３０と同じ構成である。
のプロセッサ番号でレジスタ３のビット１６はインバー
タ３０１０に、ビット１７はインバータ３０１１に、ビ
ット１８はインバータ３０１２に、ビット１９はインバ
ータ３０１３に送られ正負が反転され、それぞれアンド
ゲート３０１４〜３０１７に送られる。線４０１からの
プロセッサ番号は、ディレクトリ４のビットＯがアンド
ゲート３０１４に、ビット１がアンドゲート３０１５に
、ビット２がアンドゲート３０１６に、ビット３がアン
ドゲート３０１７に送られ、それぞれが論理積をとり線
３００１に送られる。ディレクトリ更新部３１〜３３は
ディレクトリ更新部３０と同じ構成である。
制御部２０′は比較部１２〜１５で一致を報告したディ
レクトリ４〜７に対し、ディレクトリ更新部３０〜３３
からのデータを取込むようにセット信号を送りセットす
ることで処理を終了する。
レクトリ４〜７に対し、ディレクトリ更新部３０〜３３
からのデータを取込むようにセット信号を送りセットす
ることで処理を終了する。
これより、ディレクトリ４のプロセッサ番号に“０１０
０”がディレクトリ５〜７のプロセッサ番号にはそれぞ
れ“１０００”、”１１００”“００１０”がセットさ
れている場合に演算プロセッサ２５から異常が検出され
た場合について説明する。演算プロセッサ２５から異常
が検出されると線２５０２を介しプロセッサ管理部に報
告する。プロセッサ管理部は演算プロセッサ２５に異常
があることを知らされると、プロセッサ番号“０１００
”とディレクトリのクリア処理リクエストを制御プロセ
ッサ２９に送る。制御プロセッサ２９は、線２９０１に
アドレス変換テーブルの登録の削除を行なう命令コード
とプロセッサ番号“０１００”を送出し、選択器２′を
経てレジスタ３にセットされる。レジスタ３は制御部２
０′にリクエストコードを送ると共に、線３０１を介し
、比較部１２〜１５にプロセッサ番号“０１００”を送
る。比較部１２はディレクトリ４のプロセッサ番号“０
１００”と比較部１３〜１５はディレクトリ５〜７のプ
ロセッサ番号“１ｏｏｏ”“１１００”、”００１０”
と線３０１からのプロセッサ番号“０１００”とを比較
し、比較部１２．１４で一致を検出し線１２０１．１４
０１を介し制御部２０’に報告する（ここで比較一致と
は同一ビットに“１”セットされていれば一致するもの
である）。
０”がディレクトリ５〜７のプロセッサ番号にはそれぞ
れ“１０００”、”１１００”“００１０”がセットさ
れている場合に演算プロセッサ２５から異常が検出され
た場合について説明する。演算プロセッサ２５から異常
が検出されると線２５０２を介しプロセッサ管理部に報
告する。プロセッサ管理部は演算プロセッサ２５に異常
があることを知らされると、プロセッサ番号“０１００
”とディレクトリのクリア処理リクエストを制御プロセ
ッサ２９に送る。制御プロセッサ２９は、線２９０１に
アドレス変換テーブルの登録の削除を行なう命令コード
とプロセッサ番号“０１００”を送出し、選択器２′を
経てレジスタ３にセットされる。レジスタ３は制御部２
０′にリクエストコードを送ると共に、線３０１を介し
、比較部１２〜１５にプロセッサ番号“０１００”を送
る。比較部１２はディレクトリ４のプロセッサ番号“０
１００”と比較部１３〜１５はディレクトリ５〜７のプ
ロセッサ番号“１ｏｏｏ”“１１００”、”００１０”
と線３０１からのプロセッサ番号“０１００”とを比較
し、比較部１２．１４で一致を検出し線１２０１．１４
０１を介し制御部２０’に報告する（ここで比較一致と
は同一ビットに“１”セットされていれば一致するもの
である）。
レジスタ３のプロセッサ番号“０１００”は線３０Ｂを
介しディレクトリ更新部３０〜３３に送られる。ディレ
クトリ更新部３０〜３３は線３０６からのプロセッサ番
号“０１００”とディレクトリ４〜７のプロセッサ番号
“０１００”、′１０００”、”１１００”、”ｏｏｉ
ｏ”で一致するビットを“Ｏ”に落とす。第８図により
ディレクトリ更新部３０について示すと、線３０６から
のプロセッサ番号“ｏｉｏｏ”はインバータ３０１０に
“０”、インバータ３０１１に“１”、インバータ３０
１２に“０”、インバータ３０１３に“０”が送られ、
アンドゲート３０１４にはそれぞれ“１”、′０”、′
１”、′１”が送られる。線４０１からのプロセッサ番
号“０１００”はアントゲ−）３０１４に“０”、アン
トゲ−）３０１５に“１”、アントゲ−）３０１Ｂに“
Ｏ” アンドゲート３０１７に“０”が送られアンドゲ
ート３０１４〜３０１７の出力として“０” ｕＱ”
ｕＱ”、′０”が線３００１に送出される。同様の
処理がディレクトリ更新部３１〜３３で行なわれ、線３
１０１には“１０００”、線３２０１には“１０００”
、線３３０１には“００１０”が送出される。
介しディレクトリ更新部３０〜３３に送られる。ディレ
クトリ更新部３０〜３３は線３０６からのプロセッサ番
号“０１００”とディレクトリ４〜７のプロセッサ番号
“０１００”、′１０００”、”１１００”、”ｏｏｉ
ｏ”で一致するビットを“Ｏ”に落とす。第８図により
ディレクトリ更新部３０について示すと、線３０６から
のプロセッサ番号“ｏｉｏｏ”はインバータ３０１０に
“０”、インバータ３０１１に“１”、インバータ３０
１２に“０”、インバータ３０１３に“０”が送られ、
アンドゲート３０１４にはそれぞれ“１”、′０”、′
１”、′１”が送られる。線４０１からのプロセッサ番
号“０１００”はアントゲ−）３０１４に“０”、アン
トゲ−）３０１５に“１”、アントゲ−）３０１Ｂに“
Ｏ” アンドゲート３０１７に“０”が送られアンドゲ
ート３０１４〜３０１７の出力として“０” ｕＱ”
ｕＱ”、′０”が線３００１に送出される。同様の
処理がディレクトリ更新部３１〜３３で行なわれ、線３
１０１には“１０００”、線３２０１には“１０００”
、線３３０１には“００１０”が送出される。
制御部２０′は線１２０１．１４０１からの一致報告に
よりディレクトリ４，６に対し、ディレクトリ更新部３
０．３２からの結果をセ・ン卜する様に指示する。
よりディレクトリ４，６に対し、ディレクトリ更新部３
０．３２からの結果をセ・ン卜する様に指示する。
したがって、ディレクトリ４のプロセッサ番号は“ｏｏ
ｏｏ”、ディレクトリ５〜７の各々は、“１０００”、
”１０００”、“００１０”となり異常を起こしたプロ
セッサ番号はディレクトリ４〜７から全てリセットされ
処理を終了する。
ｏｏ”、ディレクトリ５〜７の各々は、“１０００”、
”１０００”、“００１０”となり異常を起こしたプロ
セッサ番号はディレクトリ４〜７から全てリセットされ
処理を終了する。
次に第３の実施例について説明する。
演算プロセッサ２４〜２７において異常が検１されると
第１．第２の実施例同様、線２４０２゜２５０２．２６
０２．２７０２を介しプロセッサ管理部２８に報告され
る。
第１．第２の実施例同様、線２４０２゜２５０２．２６
０２．２７０２を介しプロセッサ管理部２８に報告され
る。
プロセッサ管理部２８は演算プロセッサ２４−２７から
の異常報告を受けると異常を起こしたフロセッサ番号と
ディレクトリのクリア処理のだνのリクエストコードを
線２８０１を介し選択２２′で選択されレジスタ３にセ
ットされる。レジスタ３は第５図に示されるビット０−
１５にリクエストコードを、ビット１６−１９にプロセ
ラづ番号をセットし、ビット２０以降は“Ｏ”と九る。
の異常報告を受けると異常を起こしたフロセッサ番号と
ディレクトリのクリア処理のだνのリクエストコードを
線２８０１を介し選択２２′で選択されレジスタ３にセ
ットされる。レジスタ３は第５図に示されるビット０−
１５にリクエストコードを、ビット１６−１９にプロセ
ラづ番号をセットし、ビット２０以降は“Ｏ”と九る。
レジスタ３は線３０５を介し命令コードを制従部２０′
に送る。制御部２０′はディレクトリ４〜７に対する制
御プロセッサ２９からのプロセッサ番号の削除処理を通
常の削除処理とは異なり、レジスタ３のプロセッサ番号
とディレクトリ４〜７のプロセッサ番号とのみ一致チェ
ックを行ない部分空間番号はチエツクしない。
に送る。制御部２０′はディレクトリ４〜７に対する制
御プロセッサ２９からのプロセッサ番号の削除処理を通
常の削除処理とは異なり、レジスタ３のプロセッサ番号
とディレクトリ４〜７のプロセッサ番号とのみ一致チェ
ックを行ない部分空間番号はチエツクしない。
比較部１２は、線３０１からのプロセッサ番号とディレ
クトリ４のプロセッサ番号との一致を比較器１２１１で
調べ、アントゲ−）１２１３を介さず直接選択器１２１
４で選択され制御部２０′に報告する。比較部１３〜１
５も同様に処理を行ない、制御部２０′に報告する。
クトリ４のプロセッサ番号との一致を比較器１２１１で
調べ、アントゲ−）１２１３を介さず直接選択器１２１
４で選択され制御部２０′に報告する。比較部１３〜１
５も同様に処理を行ない、制御部２０′に報告する。
同時にディレクトリ４〜７のプロセッサ番号は線４０１
，５０１，６０１．７０１を介し、ディレクトリ更新部
３０〜３３に送られると共にディレクトリ更新部３０〜
３３に対し、レジスタ３から線３０６を介し、異常を起
こしたプロセッサのプロセッサ番号が送られる。
，５０１，６０１．７０１を介し、ディレクトリ更新部
３０〜３３に送られると共にディレクトリ更新部３０〜
３３に対し、レジスタ３から線３０６を介し、異常を起
こしたプロセッサのプロセッサ番号が送られる。
ディレクトリ更新部３０〜３３は、ディレクトリ４〜７
からのプロセッサ番号からレジスタ３のプロセッサ番号
をリセットして線３００１．３１Ｏｆ、３２０１．３３
０１を介しディレクトリ４〜７に送られる。
からのプロセッサ番号からレジスタ３のプロセッサ番号
をリセットして線３００１．３１Ｏｆ、３２０１．３３
０１を介しディレクトリ４〜７に送られる。
ディレクトリ更新部３０を第８図に示す。線３０６から
のプロセッサ番号でレジスタ３のビット１６はインバー
タ３０１０に、ビット１７はインバータ３０１１に、ビ
ット１８はインバータ３０１２に、ビット１９はインバ
ータ３０１３に送られ正負が反転され、それぞれアント
ゲ−）３０１４〜３０１７に送られる。線４０１からの
プロセッサ番号は、ディレクトリ４のビットＯがアンド
ゲート３０１４に、ビット１がアンドゲート３０１５に
、ビット２がアンドゲート３０１６に、ビット３がアン
トゲ−）３０１７に送られ、それぞれ論理積をとり線３
００１に送られる。ディレクトリ更新部３１〜３３はデ
ィレクトリ更新部３゜と同じ構成である。
のプロセッサ番号でレジスタ３のビット１６はインバー
タ３０１０に、ビット１７はインバータ３０１１に、ビ
ット１８はインバータ３０１２に、ビット１９はインバ
ータ３０１３に送られ正負が反転され、それぞれアント
ゲ−）３０１４〜３０１７に送られる。線４０１からの
プロセッサ番号は、ディレクトリ４のビットＯがアンド
ゲート３０１４に、ビット１がアンドゲート３０１５に
、ビット２がアンドゲート３０１６に、ビット３がアン
トゲ−）３０１７に送られ、それぞれ論理積をとり線３
００１に送られる。ディレクトリ更新部３１〜３３はデ
ィレクトリ更新部３゜と同じ構成である。
制御部２０’は比較部１２〜１５で一致を報告したディ
レクトリ４〜７に対し、ディレクトリ更新部３０〜３３
からのデータを取込むようにセット信号を送りセットす
ることで処理を終了する。
レクトリ４〜７に対し、ディレクトリ更新部３０〜３３
からのデータを取込むようにセット信号を送りセットす
ることで処理を終了する。
これより、ディレクトリ４のプロセッサ番号に“０１０
０”がディレクトリ５〜７のプロセッサ番号にはそれぞ
れ“１０００”、”１１００″“００１０″がセットさ
れている場合に演算プロセッサ２５から異常が検出され
た場合について説明する。
０”がディレクトリ５〜７のプロセッサ番号にはそれぞ
れ“１０００”、”１１００″“００１０″がセットさ
れている場合に演算プロセッサ２５から異常が検出され
た場合について説明する。
演算プロセッサ２５から異常が検出されると線２５０２
を介しプロセッサ管理部に報告する。プロセッサ管理部
は演算プロセッサ２５に異常があることを知らされると
、プロセッサ番号“０１００”とディレクトリのクリア
処理のためのリクエストコードを線２８０１を介し選択
器２′を経てレジスタ３にセットされる。レジスタ３は
制御部２０′にリクエストコードを送ると共に、線３０
１を介し、比較部１２〜１５にプロセッサ番号“０１０
０”を送る。比較部１２はディレクトリ４のプロセッサ
番号“０１００”と比較部１３〜１５はディレクトリ５
〜７のプロセッサ番号“１０００″、 ”１１００”
、”００１０”と線３０１からのプロセッサ番号“０１
００”とを比較し、比較部１２．１４で一致を検出し線
１２０１．１４０１を介し制御部２０′に報告する（こ
こで比較一致とは同一ビットに“１″セツトされていれ
ば一致するものである） レジスタ３のプロセッサ番号“０１００”は線３０６を
介しディレクトリ更新部３０〜３３に送られる。ディレ
クトリ更新部３０〜３３は線３０６からのプロセッサ番
号“０１００”とディレクトリ４〜７のプロセッサ番号
“０１００”、′１０００”、”ｔｔｏｏ”、”００１
０”で一致するビットを“０”に落とす。第８図により
ディレクトリ更新部３０について示すと、線３０６から
のプロセッサ番号“０１００”はインバータ３０１０に
“０”、インバータ３０１１に“１” インバータ３０
１２に“０”、インバータ３０１３に“０”が送られ、
アントゲ−）３０１４にはそれぞれ“１”、′０”、′
１”、′１”が送られる。線４０１からのプロセッサ番
号“０１００”はアンドゲート３０１４に“Ｑ Ｈ，ア
ンドゲート３０１５に“１”、アンドゲート３０１６に
“０”、アンドゲート３０１７に“０”が送られアンド
ゲート３０１４〜３０１７の出力として“０”。
を介しプロセッサ管理部に報告する。プロセッサ管理部
は演算プロセッサ２５に異常があることを知らされると
、プロセッサ番号“０１００”とディレクトリのクリア
処理のためのリクエストコードを線２８０１を介し選択
器２′を経てレジスタ３にセットされる。レジスタ３は
制御部２０′にリクエストコードを送ると共に、線３０
１を介し、比較部１２〜１５にプロセッサ番号“０１０
０”を送る。比較部１２はディレクトリ４のプロセッサ
番号“０１００”と比較部１３〜１５はディレクトリ５
〜７のプロセッサ番号“１０００″、 ”１１００”
、”００１０”と線３０１からのプロセッサ番号“０１
００”とを比較し、比較部１２．１４で一致を検出し線
１２０１．１４０１を介し制御部２０′に報告する（こ
こで比較一致とは同一ビットに“１″セツトされていれ
ば一致するものである） レジスタ３のプロセッサ番号“０１００”は線３０６を
介しディレクトリ更新部３０〜３３に送られる。ディレ
クトリ更新部３０〜３３は線３０６からのプロセッサ番
号“０１００”とディレクトリ４〜７のプロセッサ番号
“０１００”、′１０００”、”ｔｔｏｏ”、”００１
０”で一致するビットを“０”に落とす。第８図により
ディレクトリ更新部３０について示すと、線３０６から
のプロセッサ番号“０１００”はインバータ３０１０に
“０”、インバータ３０１１に“１” インバータ３０
１２に“０”、インバータ３０１３に“０”が送られ、
アントゲ−）３０１４にはそれぞれ“１”、′０”、′
１”、′１”が送られる。線４０１からのプロセッサ番
号“０１００”はアンドゲート３０１４に“Ｑ Ｈ，ア
ンドゲート３０１５に“１”、アンドゲート３０１６に
“０”、アンドゲート３０１７に“０”が送られアンド
ゲート３０１４〜３０１７の出力として“０”。
“０”、′０”、Ｏｔ′が線３００工に送出される。同
様の処理がディレクトリ更新部３１〜３３で行なわれ、
線３１０１には１０００”、線３２０１には“１０００
”、線３３０１には“００１０”が送出される。
様の処理がディレクトリ更新部３１〜３３で行なわれ、
線３１０１には１０００”、線３２０１には“１０００
”、線３３０１には“００１０”が送出される。
制御部２０′は線１２０１．１４０１からの一致報告に
よりディレクトリ４，６に対し、ディレクトリ更新部３
０．３２からの結果をセットする様に指示する。
よりディレクトリ４，６に対し、ディレクトリ更新部３
０．３２からの結果をセットする様に指示する。
したがって、ディレクトリ４のプロセッサ番号は“ｏｏ
ｏｏ″、ディレクトリ５〜７の各々は“１０００”、”
１ｏｏｏ”、”ｏｏｉｏ”トナり異常を起こしたプロセ
ッサ番号はディレクトリ４〜７から全てリセットされ処
理を終了する。
ｏｏ″、ディレクトリ５〜７の各々は“１０００”、”
１ｏｏｏ”、”ｏｏｉｏ”トナり異常を起こしたプロセ
ッサ番号はディレクトリ４〜７から全てリセットされ処
理を終了する。
以上説明したように本発明は、マルチプロセッサ構成時
にプロセッサが異常を起こした場合、アドレス変換テー
ブルのディレクトリにあるプロセッサ番号内の異常を起
こしたプロセッサに対するビットを他の正常なプロセッ
サを使用することでリセットすることにより、アドレス
変換テーブルの使用効率の低下及びアドレス変換テーブ
ル数の減少により多発するアドレス変換テーブル登録の
ためのオーバーヘッドを起こさせないようにする効果が
ある。
にプロセッサが異常を起こした場合、アドレス変換テー
ブルのディレクトリにあるプロセッサ番号内の異常を起
こしたプロセッサに対するビットを他の正常なプロセッ
サを使用することでリセットすることにより、アドレス
変換テーブルの使用効率の低下及びアドレス変換テーブ
ル数の減少により多発するアドレス変換テーブル登録の
ためのオーバーヘッドを起こさせないようにする効果が
ある。
第１図は本発明の実施例を示す図、第２図は従来技術を
示す図、第３図は本実施例のディレクトリを示す構成図
、第４図は論理アドレスを示す構成図、第５図はレジス
タ３を示す構成図、第６図は比較部を示す構成図、第７
図はアドレス変換部を示す構成図、第８図はブイレフ）
ＩＪ更新部を示す構成図、第９図はプロセッサ管理部
を示す図である。 １・・・記憶部、２．２’ 、２１，１２１０，１２１
４．１８１１・・・選択器、３，８〜１１．２２・・・
レジスタ、４〜７・・・ディレクトリ、１２〜１５・・
・比較部、１６〜１９・・・アドレス変換部、２０゜２
０′・・・制御部、２４〜２７・・・演算プロセッサ、
２８・・・プロセッサ管理部、２９・・・制御プロセッ
サ、１２１１．１２１２・・・比較器、１２１３．２８
１１〜２８１４． ２８１９〜２８２５． ３０１４〜
３０１７・・・アントゲ−）、１８１０・・・カウント
レジスタ、１６１２・・・アドレス変換テーブル、３０
１０〜３０１３・・・インバータ、２８１５〜２８１８
・・・オアゲート。
示す図、第３図は本実施例のディレクトリを示す構成図
、第４図は論理アドレスを示す構成図、第５図はレジス
タ３を示す構成図、第６図は比較部を示す構成図、第７
図はアドレス変換部を示す構成図、第８図はブイレフ）
ＩＪ更新部を示す構成図、第９図はプロセッサ管理部
を示す図である。 １・・・記憶部、２．２’ 、２１，１２１０，１２１
４．１８１１・・・選択器、３，８〜１１．２２・・・
レジスタ、４〜７・・・ディレクトリ、１２〜１５・・
・比較部、１６〜１９・・・アドレス変換部、２０゜２
０′・・・制御部、２４〜２７・・・演算プロセッサ、
２８・・・プロセッサ管理部、２９・・・制御プロセッ
サ、１２１１．１２１２・・・比較器、１２１３．２８
１１〜２８１４． ２８１９〜２８２５． ３０１４〜
３０１７・・・アントゲ−）、１８１０・・・カウント
レジスタ、１６１２・・・アドレス変換テーブル、３０
１０〜３０１３・・・インバータ、２８１５〜２８１８
・・・オアゲート。
Claims (1)
- 【特許請求の範囲】 １、複数個のプロセッサからなり、部分空間番号、ペー
ジ番号とページ内アドレスで構成した論理アドレスを物
理アドレスに変換するアドレス変換テーブルを複数個備
え、かつ、前記プロセッサが記憶部を共有した情報処理
装置において、前記論理アドレスの部分空間番号と該ア
ドレス変換テーブルへのアクセス可能な前記プロセッサ
を示すアクセス可能プロセッサ指示ビットとで前記アド
レス変換テーブルを管理するディレクトリを前記アドレ
ス変換テーブル対応に備えたアドレス変換テーブル管理
手段と前記アドレス変換テーブルの内容更新のために、
前記アドレス変換テーブル管理手段への更新制御を行な
うアドレス変換テーブル制御手段と、前記プロセッサが
稼働可能であることを管理するプロセッサ管理手段とを
有し、 前記プロセッサからの指示により前記プロセッサ管理手
段で示される稼働可能なプロセッサに対し特定のプロセ
ッサを前記アドレス変換テーブル管理手段から削除する
ための強制クリア指示手段と、該強制クリア指示手段に
より前記プロセッサが前記アドレス変換テーブル制御手
段にディレクトリクリアリクエストを発行する強制制御
手段とを備えたことを特徴とする情報処理装置。 ２、複数個のプロセッサからなり、部分空間番号、ペー
ジ番号とページ内アドレスで構成した論理アドレスを物
理アドレスに変換するアドレス変換テーブルを複数個備
え、かつ、前記プロセッサが記憶部を共有した情報処理
装置において、前記論理アドレスの部分空間番号と該ア
ドレス変換テーブルへのアクセス可能な前記プロセッサ
を示すアクセス可能プロセッサ指示ビットとで前記アド
レス変換テーブルを管理するディレクトリを前記アドレ
ス変換テーブル対応に備えたアドレス変換テーブル管理
手段と前記アドレス変換テーブルの内容更新のために前
記アドレス変換テーブル管理手段への更新制御を行なう
アドレス変換テーブル制御手段と、前記プロセッサが稼
働可能であることを管理するプロセッサ管理手段とを有
し、 システム全体を管理するためのシステム制御プロセッサ
と 前記プロセッサ管理手段が前記システム制御プロセッサ
に対し、アドレス変換テーブル管理手段から特定プロセ
ッサを削除するための強制クリア指示手段と前記システ
ムプロセッサから前記強制クリア指示手段にしたがい前
記アドレス変換テーブル管理手段から特定プロセッサの
削除を前記アドレス変換テーブル制御手段に要求する強
制制御手段とを備えたことを特徴とする情報処理装置。 ３、複数個のプロセッサからなり、部分空間番号、ペー
ジ番号とページ内アドレスで構成した論理アドレスを物
理アドレスに変換するアドレス変換テーブルを複数個備
え、かつ、前記プロセッサが記憶部を共有した情報処理
装置において、前記論理アドレスの部分空間番号と該ア
ドレス変換テーブルへのアクセス可能な前記プロセッサ
を示すアクセス可能プロセッサ指示ビットとで前記アド
レス変換テーブルを管理するディレクトリを前記アドレ
ス変換テーブル対応に備えたアドレス変換テーブル管理
手段と、前記アドレス変換テーブルの内容更新のために
前記アドレス変換テーブル管理手段への更新制御を行な
うアドレス変換テーブル制御手段と前記プロセッサが稼
働可能であることを管理するプロセッサ管理手段とを有
し、 該プロセッサ管理手段が前記プロセッサから前記アドレ
ス変換テーブル管理手段からの削除要求を受けると前記
プロセッサ管理手段が前記アドレス変換テーブル制御手
段に対し、前記アドレス変換テーブル管理手段の特定の
プロセッサを削除するように指示する強制制御手段とを
備えたことを特徴とする情報処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129560A JP2570466B2 (ja) | 1990-05-18 | 1990-05-18 | 情報処理装置 |
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| US08/292,046 US5440728A (en) | 1990-05-18 | 1994-08-18 | Information processing apparatus |
Applications Claiming Priority (1)
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| JP2129560A JP2570466B2 (ja) | 1990-05-18 | 1990-05-18 | 情報処理装置 |
Publications (2)
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| JP2570466B2 JP2570466B2 (ja) | 1997-01-08 |
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Family Applications (1)
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1994
- 1994-08-18 US US08/292,046 patent/US5440728A/en not_active Expired - Fee Related
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