JPH04249916A - デューティ調整回路 - Google Patents
デューティ調整回路Info
- Publication number
- JPH04249916A JPH04249916A JP9174A JP7491A JPH04249916A JP H04249916 A JPH04249916 A JP H04249916A JP 9174 A JP9174 A JP 9174A JP 7491 A JP7491 A JP 7491A JP H04249916 A JPH04249916 A JP H04249916A
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- JP
- Japan
- Prior art keywords
- input signal
- conversion circuit
- outputs
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 16
- 238000009499 grossing Methods 0.000 claims abstract description 5
- 238000012935 Averaging Methods 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000005611 electricity Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデューティ調整回路に関
し、特にＴＴＬレベルの入力信号をデューティ比５０％
のＥＣＬベルの信号に変換し出力するデューティ調整回
路に関する。
し、特にＴＴＬレベルの入力信号をデューティ比５０％
のＥＣＬベルの信号に変換し出力するデューティ調整回
路に関する。
【０００２】
【従来の技術】図３は従来のデューティ調整回路の一例
のブロック図である。
のブロック図である。
【０００３】従来例は蓄電器１２，可変抵抗器１３及び
ＴＴＬ−ＥＣＬ変換の変換回路１４を有して構成されて
おり、入力端子１１に与えられた入力信号は、蓄電器２
を経て可変抵抗器３により決められた直流バイアス値に
重畳され、変換回路１４に加えられ、ＥＬＣレベルの信
号に変換され出力される。この時、入力信号のデューテ
ィ比が５０％でない場合には出力端子１５の出力信号を
オシロスコープにて観測しながら可変抵抗器１３により
デューティ５０％になる様調整していた。
ＴＴＬ−ＥＣＬ変換の変換回路１４を有して構成されて
おり、入力端子１１に与えられた入力信号は、蓄電器２
を経て可変抵抗器３により決められた直流バイアス値に
重畳され、変換回路１４に加えられ、ＥＬＣレベルの信
号に変換され出力される。この時、入力信号のデューテ
ィ比が５０％でない場合には出力端子１５の出力信号を
オシロスコープにて観測しながら可変抵抗器１３により
デューティ５０％になる様調整していた。
【０００４】
【発明が解決しようとする課題】上述した従来のデュー
ティ調整回路は、出力波形をオシロスコープにて観測を
行ない、デューティ比を人手により可変抵抗器で調整し
なければならないという欠点がある。
ティ調整回路は、出力波形をオシロスコープにて観測を
行ない、デューティ比を人手により可変抵抗器で調整し
なければならないという欠点がある。
【０００５】
【課題を解決するための手段】本発明のデューティ回路
は、ＴＴＬレベルの入力信号をＥＣＬレベルの正相およ
び逆相の信号に変換し出力する変換回路と、前記逆相の
信号が平均化された電圧を出力する平滑回路と、前記電
圧を増幅し前記入力信号に重畳する増幅器とを有する。
は、ＴＴＬレベルの入力信号をＥＣＬレベルの正相およ
び逆相の信号に変換し出力する変換回路と、前記逆相の
信号が平均化された電圧を出力する平滑回路と、前記電
圧を増幅し前記入力信号に重畳する増幅器とを有する。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例のブロック図、図２は本実施
例の動作説明のための波形図である。
。図１は本発明の一実施例のブロック図、図２は本実施
例の動作説明のための波形図である。
【０００７】本実施例は、端子１から蓄電器２経由のＴ
ＴＬレベルの入力信号をＥＣＬレベルの正相および逆相
の信号に変換し出力するＴＴＬ−ＥＣＬの変換回路３と
、変換回路３からの逆相の信号が平均化された電圧を出
力する抵抗４及び蓄電器５の平滑回路と、この電圧を増
幅し変換回路３の入力信号に重畳する増幅器６とを有し
て構成される。
ＴＬレベルの入力信号をＥＣＬレベルの正相および逆相
の信号に変換し出力するＴＴＬ−ＥＣＬの変換回路３と
、変換回路３からの逆相の信号が平均化された電圧を出
力する抵抗４及び蓄電器５の平滑回路と、この電圧を増
幅し変換回路３の入力信号に重畳する増幅器６とを有し
て構成される。
【０００８】次に動作について図１，図２を参照して説
明すると、端子１に入力された波形ａのデューティ比が
異なる入力信号が蓄電器２を経て変換回路３に加えられ
、出力端子７に正相の信号（波形ｂ）が出力される。 また、逆相の信号（波形ｃ）は、抵抗器４と蓄電器５と
により平均化（波形ｃ）され、増幅器６に加えられ増幅
及び電圧変換が行なわれ、ＴＴＬ−ＥＣＬの変換回路２
の入力に重畳される。このため変換回路３の入力波形は
、波形ｄとなり閾値での立上り、立下り時間がずれるた
め、出力端子７には波形ｅの様にデューティ５０％とな
って出力される。
明すると、端子１に入力された波形ａのデューティ比が
異なる入力信号が蓄電器２を経て変換回路３に加えられ
、出力端子７に正相の信号（波形ｂ）が出力される。 また、逆相の信号（波形ｃ）は、抵抗器４と蓄電器５と
により平均化（波形ｃ）され、増幅器６に加えられ増幅
及び電圧変換が行なわれ、ＴＴＬ−ＥＣＬの変換回路２
の入力に重畳される。このため変換回路３の入力波形は
、波形ｄとなり閾値での立上り、立下り時間がずれるた
め、出力端子７には波形ｅの様にデューティ５０％とな
って出力される。
【０００９】
【発明の効果】以上説明したように本発明は、入力信号
が、変換回路で変換されたＥＬＣレベルの逆相出力を平
均化し、増幅して、入力信号に重畳することにより、Ｅ
ＣＬレベル出力波形のデューティを自動的に５０％にす
ることができ、人手にて調整する手間を省くことができ
る効果がある。
が、変換回路で変換されたＥＬＣレベルの逆相出力を平
均化し、増幅して、入力信号に重畳することにより、Ｅ
ＣＬレベル出力波形のデューティを自動的に５０％にす
ることができ、人手にて調整する手間を省くことができ
る効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例の動作説明のための波形図である。
【図３】従来のデューティ調整回路の一例のブロック図
である。
である。
１ 入力端子
２ 蓄電器
３ 変換回路
４ 抵抗器
５ 蓄電器
６ 増幅器
７ 出力端子
Claims (1)
- 【請求項１】 ＴＴＬレベルの入力信号をＥＣＬレベ
ルの正相および逆相の信号に変換し出力する変換回路と
、前記逆相の信号が平均化された電圧を出力する平滑回
路と、前記電圧を増幅し前記入力信号に重畳する増幅器
とを有することを特徴とするデューティ調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9174A JPH04249916A (ja) | 1991-01-07 | 1991-01-07 | デューティ調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9174A JPH04249916A (ja) | 1991-01-07 | 1991-01-07 | デューティ調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04249916A true JPH04249916A (ja) | 1992-09-04 |
Family
ID=11464027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9174A Pending JPH04249916A (ja) | 1991-01-07 | 1991-01-07 | デューティ調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04249916A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007329924A (ja) * | 2006-06-07 | 2007-12-20 | Nec Electronics Corp | デューティ補正付きレベル変換回路 |
| JP2015033094A (ja) * | 2013-08-06 | 2015-02-16 | 富士通セミコンダクター株式会社 | デューティサイクル補正回路 |
-
1991
- 1991-01-07 JP JP9174A patent/JPH04249916A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007329924A (ja) * | 2006-06-07 | 2007-12-20 | Nec Electronics Corp | デューティ補正付きレベル変換回路 |
| JP2015033094A (ja) * | 2013-08-06 | 2015-02-16 | 富士通セミコンダクター株式会社 | デューティサイクル補正回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970218 |